集成逻辑门4CMOS集成电路系列.PPTVIP

　　三态门有两种控制模式：一种是控制端EN为低电平时三态门工作，EN为高电平时三态门禁止，如图3.2.20(a)所示；另一种是控制端EN为高电平时三态门工作，EN为低电平时三态门禁止，如图3.2.20(b)所示。 图3.2.20　两种控制模式的三态门符号 　　三态门的主要用途是可以实现在同一个公用通道上轮流传送n个不同的信息，如图3.2.21(a)所示，这个公共通道通常称为总线，各个三态门可以在控制信号的控制下与总线相连或脱离。挂接总线的三态门在任何时刻只能有一个控制端有效，即只有一个门传输数据，因此三态门常用在数据总线中分时传送数据。 　　也可以利用三态门实现双向传输，如图3.2.21(b)所示。当EN=0时，G1门工作，G2门禁止，数据从A传送到B；当EN=1时，G1门禁止，G2门工作，数据可以从B传送到A。 图3.2.21　三态门的应用 3.3 MOS集成逻辑门 当Ri较大时，Ui进一步增加，但它不能一直随Ri增加而升高。因为当Ui=1.4 V时，Ub1=2.1V，此时V5已经导通，由于受V1集电结和V2、V5发射结的钳位作用，Ub1将保持在2.1V，致使UI也不能超过1.4V，见图3-6。  为了保证与非门稳定地输出低电平，应该有Ui≥UON。此时求得的输入电阻称为开门电阻，用RON表示。对于典型TTL与非门，RON=2kΩ，即RI≥RON时才能保证与非门可靠导通。 4. 输出特性 图3.2.8 TTL与非门输出低电平的输出特性 (1) 与非门处于开态时，输出低电平，此时V5饱和，输出电流IL从负载流进V5，形成灌电流；当灌电流增加时，V5饱和程度减轻，因而UOL随IL增加略有增加。V5输出电阻约10~20Ω。 若灌电流很大，使V5脱离饱和进入放大状态，UOL将很快增加，这是不允许的。通常为了保证UOL≤0.35V，应使IL≤25mA。 (2) 与非门处于关态时，输出高电平。此时V5截止，V3微饱和，V4导通，负载电流为拉电流，如图3-8(a)、(b)。从特性曲线可见，当拉电流IL＜5mA时，V3、V4处于射随器状态，因而输出高电平UOH变化不大。当IL＞5mA时，V3进入深饱和，由于IR5≈IL，UOH=UCC-Uces3-Ube4-ILR5，故UOH将随着IL的增加而降低。因此，为了保证稳定地输出高电平，要求负载电流IL≤14mA，允许的最小负载电阻RL约为170Ω。 图3.2.9 TTL与非门输出高电平时的输出特性 6. 平均延迟时间tpd 平均延迟时间是衡量门电路速度的重要指标，它表示输出信号滞后于输入信号的时间。  通常将输出电压由高电平跳变为低电平的传输延迟时间称为导通延迟时间tPHL，将输出电压由低电平跳变为高电平的传输延迟时间称为截止延迟时间tPLH。tPHL和tPLH是以输入、输出波形对应边上等于最大幅度50%的两点时间间隔来确定的， 如图3-9所示。tpd为tPLH和tPHL的平均值： 通常，TTL门的tpd在3~40ns之间。 图3.2.10　TTL与非门的平均延迟时间 3.2.3 TTL门电路的改进 1. 74S系列 74S系列又称肖特基系列。 (1) 采用了肖特基抗饱和三极管。肖特基抗饱和三极管由普通的双极型三极管和肖特基势垒二极管SBD(Schottky Barrier Diode)组合而成，如图3.2.12所示。图(a)中SBD的正向压降约为0.3V，而且开关速度比一般PN结二极管高许多。在晶体管的bc结上并联一个SBD便构成抗饱和晶体管，或称肖特基晶体管，符号如图3.2.12(b)所示。由于SBD的引入，晶体管不会进入深饱和，其Ube限制在0.3V左右，从而缩短存储时间，提高了开关速度。图3.2.11电路中除V4管以外，所有晶体管都采用了肖特基晶体管。 图3.2.11　典型的肖特基TTL与非门电路 (2)增加了有源泄放网络(如图3.2.11中虚线框所示)。该网络的主要作用有两个：第一，改善电压传输特性，即克服图3.2.3中BC段，使整个传输特性转换段(BCD)的斜率均匀一致，从而接近理想开关，低电平噪声容限也得到提高；第二，加速V5的转换过程并且减轻V5的饱和深度，从而提高整个电路的开关速度。 图3.2.12　肖特基抗饱和三极管 2. 74LS系列 性能比较好的门电路应该是工作速度既快，功耗又小的门电路。因此，通常用功耗和传输延迟时间的乘积(简称功耗—延迟积或pd积)来评价门电路性能的优劣。功耗—延迟积越小，门电路的综合性能就越好。 