EDA 第6章 VHDL设计进阶课件.pptVIP

KX康芯科技 6.2.2 双向端口设计 6.2 双向和三态电路信号赋值例解 【例6-13】 （注：MaxplusII不支持本例） library ieee; use ieee.std_logic_1164.all; entity tri2 is port (ctl : in std_logic_vector(1 downto 0); datain1， datain2，datain3， datain4 : in std_logic_vector(7 downto 0); q : out std_logic_vector(7 downto 0) ); end tri2; architecture body_tri of tri2 is begin q = datain1 when ctl=00 else (others =Z) ; q = datain2 when ctl=01 else (others =Z) ; q = datain3 when ctl=10 else (others =Z) ; q = datain4 when ctl=11 else (others =Z) ; end body_tri; KX康芯科技 6.2.2 双向端口设计 6.2 双向和三