10-1 Verilog硬件描述语言实例1.pptVIP

10.3.2 4选1数据选择器实例2 1.if-else 语句实现的4选1数据选择器 //例10.3.2 module mux4_1(out,in0,in1,in2,in3,sel); output out; input in0,in1,in2,in3; input[1:0] sel; reg out; always @(in0 or in1 or in2 or in3 or sel) begin if(sel==2b00) out=in0; else if(sel==2b01) out=in1; else if(sel==2b10) out=in2; else if(sel==2b11) out=in3; else out=1bx; end endmodule 2. 程序说明 (1)if条件语句除了if-else结构外，还有if-else-if结构 if (表达式1) 语句1; else if (表达式2) 语句2; else if … else 语句n; (2) 顺序块语句 begin-end 顺序块语句通常用来将两条或多条语句组合在一起，使其在格式上更象一条语句。 begin 语句1; 语句2; ...... 语句n; end 顺序块有以下特点： 1)块内的语句是按顺序执行的，即只有上面一条语句执行完后下面的语句才能执行。 2)直到最后一条语句执行完，程序才跳出该语句块。 (3)缺省项问题 缺省项是可以省略的，但省略缺省项会引入锁存器，在组合逻辑电路设计中可能会带来一些问题。 //例10.3.3 module ex3reg(y, a, b, c); input a, b, c; output y; reg y, rega; always @(a or b or c) begin if(ab) rega=c; else //有缺省项情况 rega=0; y=rega; end endmodule rega被综合为一个数据选择器： 省略了缺省项的Verilog语言程序 //例10.3.4 module ex4reg(y, a, b, c); input a, b, c; output y; reg y, rega; always @(a or b or c) begin if(ab) rega=c; //缺省项省略 y=rega; end endmodule if-else结构的缺省项省略了，当ab为1时，rega被赋予c的值，但当ab为0时，rega将保持原值，这时需要一个锁存器把rega的值保持下来，因此综合时rega被综合为一个锁存器，锁存器是多余的部分。 综合后的电路： 对于case语句存在同样的问题，也会由于缺少缺省项，产生了不必要的锁存器。 //例10.3.5 module inccase(a, b, c, d, e); input a, b, c, d;