计算机组成原理第三章-第5讲-并行存储器.pptVIP

并行存储器 * * 3.5 并行存储器 由于CPU和主存储器之间在速度上是不匹配的，这种情况便成为限制高速计算机设计的主要问题。为了提高CPU和主存之间的数据传输率： 采用更高速的技术来缩短读写时间 采用并行技术 空间并行—双端口存储器 时间并行---多体交叉存储器 采用分层存储系统 Cache 虚拟存储系统 3.5 并行存储器 一、双端口存储器 1、双端口存储器的逻辑结构 双端口存储器：同一个存储器具有两组相互独立的读写控制电路 是一种高速工作的存储器，独立并行操作 双端口存储器IDT7133的逻辑框图如图示。 3.5 并行存储器 R 3.5 并行存储器 2、无冲突读写控制 当两个端口的地址不相同时，在两个端口上进行读写操作，一定不会发生冲突。 片选控制(CE，低电平有效) 输出驱动控制(OE，低电平有效)。 3.5 并行存储器 勘误： P85 图3.24 右下角BUSY脚标L改为R 分析表3.4 3.5 并行存储器 3、有冲突读写控制 两个端口地址相同时发生读写冲突 置了BUSY标志解决冲突： 判断逻辑可以决定优先权 对获得使用权的端口放开BUSY标志(高) 对被延迟的端口置BUSY标志(BUSY变为低电平)，即暂时关闭此端口。 3.5 并行存储器 4、有冲突读写控制判断方法 (1)如果先地址匹配，后CE片选有效： 片上的控制逻辑在CEL和CER之间进行