3.1触发器的原理和应用.ppt

计算机结构与逻辑设计 第 3 章 时序逻辑电路 逻辑电路分为两大类，即组合逻辑电路和时序逻辑电路 时序逻辑电路是另一类数字电路，其特点在于：时序电路当前时刻的输出值不仅取决于当前的输入，还取决于过去的输入；跟组合电路有很大的差别，意味着时序电路内部有存储信息的记忆元件 记忆元件通常是触发器 * 东南大学信息科学与工程学院 * 本章主要内容 时序逻辑电路的特点及结构 时序逻辑电路的分析方法 时序逻辑电路的设计方法 几种常用的集成电路 CPLD 3.1 触发器的原理和应用 概述 具有记忆功能的基本逻辑单元 能够存储1位二值信号的基本单元电路统称为触发器，由逻辑门加反馈线构成 触发器具备两个基本特点： 1、具有两个能保持的稳定状态，用来表示0和1 2、根据不同的输入信号，可以置成1和0状态。 按电路结构来分类： 基本RS、同步RS、主从、维持阻塞、 边沿触发器 按逻辑功能分类： RS 、JK、 T、T’、D触发器 置“0”，置“1”，保持，计数（翻转） √ √ √ RS触发器 √ T’触发器 √ √ T触发器 √ √ D触发器 √ √ √ √ JK触发器 计数（翻转） 保持 置“1” 置“0” 五种触发器所具有的功能 3.1.1 基本触发器的原理和应用 两个或非门构成的基本触发器的电路如图所示。 其工作原理： 假定QT＝0时称为触发器的工作状态为0 而QT为1时，触发器的工作状态为1 （1）R＝1，S＝0时： QT＝0， QS＝1 触发器清0 （2）R=0，S=1时: QT＝1， QS＝0 触发器置1 清0端 置1端 （3）R=0，S=0时： QT＝ QS ， QS＝ QT, 触发器置保持不变 （4）R=1，S=1时： QT＝ QS＝0， 在这种情况下，电路的状态不能确定。 （使用时禁止此状态出现） 当R=1，S=1时： QT＝ QS＝0，此时，如果R、S同时由1变为0，这就会出现所谓的竞争现象：由于两个门的延迟时间不可能一样，而到底是哪个门延迟时间长是不知道的；所以，如果R、S不同时由1变为0，则就会出现（1）或者（2）的情况。 综合以上四种情况，得到基本触发器的功能表如下 0 0 1 1 1 同态（SR同时变为0时状态不定） 0 0 0 1 1 0 1 1 0 1 置1 0 1 0 0 1 1 0 1 1 0 清0 1 0 0 1 0 0 1 1 0 0 保持 1 0 0 0 0 功能 R S 同态（SR同时变为0时状态不定） 0 0 1 1 置1 0 1 0 1 清0 1 0 1 0 保持 0 0 功能 R S 基本触发器简化功能表 下图是基本R-S触发器的工作波形图，画工作波形图时，要注意将所有的状态组合全部画出来，即一定要画完整。 触发器最主要的特性是：当R=0，S=0时，电路的状态保持不变。 这就说明当触发器输入端的输入信号撤销以后（R=0, S=0），触发器 能够记住电路的状态，从而能够知道以前施加的是什么激励信号。 因此，触发器是一个记忆元件，它可以存储1位二进制信息。 很多存储器件中执行存储信息的基本器件都是这种触发器，因此称为 基本触发器。 S R Q Q S R Q Q 假设两个或非门的延时分别为5ns和7.5ns 两个与非门构成的基本触发器分析： 对于两个与非门构成的基本触发器，可以用同样的方法进行分析： （1）S＝1， R ＝0时：QT＝0， QS＝1 触发器清0 （2）S=0，R=1时： QT＝1， QS＝0 触发器置1 （3）S=1，R=1时： QT＝ QS ， QS＝ QT 触发器置保持不变 （4）S=0，R=0时： QT＝ QS＝1， 在这种情况下，电路的状态不能确定。 （使用时禁止此状态出现） 同态（SR同时变为1时状态不定） 1 1 0 0 保持 1 1 置1 0 1 1 0 清0 1 0 0 1 功能 该功能表实质上跟前面所分析的两个或非门构成的基本触发器是一样的；但是，注意输入信号的接法以及相位。 由与非门构成基本触发器波形图 利用触发器的触发特性，可以构成机械开关的消抖动电路，见下面的电路图 当机械开关从一个位置拨向另外一个位置时，触点的接触由于弹簧的作用， 会有瞬间没有接触好的“抖动”现象，这将使输出有多个毛刺，对后续电路产 生错误的影响。 加上一个基本R-S触发器以后，毛刺不能通过触发器向后传递，也就是说， 仅仅是第一次触发起作用了，后面的毛刺不在触发（保持触发器的