硬件描述语言verilog-HDL基础.ppt

6.8 组合逻辑建模时应使用阻塞赋值 [例6.21] 使用阻塞赋值实现组合逻辑是推荐使用的编码风格。 module ao2 (y, a, b, c, d); output y; input a, b, c, d; reg y, tmp1, tmp2; always @(a or b or c or d) begin tmp1 = a b; tmp2 = c d; y = tmp1 | tmp2; end endmodule 原则3 ：用always 块描述组合逻辑时，应采用阻塞赋值语句。 例6.21 和例6.19 的唯一区别是，用阻塞赋值替代了非阻塞赋值。这样做可以保证仿真时经一次数据传递输出y 的值便是正确的，仿真效率高。 6.9 时序和组合的混合逻辑——使用非阻塞赋值 有时候将简单的组合逻辑和时序逻辑写在一起很方便。当把组合逻辑和时序逻辑写到一个always 块中时，应遵从时序逻辑建模的原则，使用非阻塞赋值，如例6.22 所示。 [例6.22 ] 在一个always 块中同时