实验软件—ISE使用.pptVIP

* ISE平台介绍 ISE设计流程 1、启动软件 启动program/xilinx ise 9.1/project Navigator到下图界面 2、建立项目工程 【file】--【new project】如下图所示 ，键入项目的名称和保存项目各文件的地址（可以先建好保存项目名的文件夹） 3、设置参数 建好后击“下一步”，新项目对话框如下图所示，按下图配置参数 4、参数设置 完善 建然后一直NEXT到下图点完成 5、新文件的输入 【project】--【new source】如下图所示 ，键入文件的名称，文本输入选VHDL Module；原理图输入选Schematic 6、新文件输入完善 建然后一直单击“下一步”直到完成,得到下图 7、程序输入 在上图的右窗口中输入设计程序，完成后点保存， 参见以下的设计案例 library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity jt_led is port ( clk: in std_logic; rst: in std_logic; led: out std_logic ); end jt_led; architecture Behavioral of jt_led is signal clk_1Hz: std_logic; signal cnt: integer range 0 to begin process(rst,clk) begin if rst=0 then cnt=0; clk_1Hz=0; elsif clkevent and clk=1 then if cntthen cnt=0; clk_1Hz=not clk_1Hz; else cnt=cnt+1; end if; end if; end process; Led=clk_1Hz; Behavioral； 设计输入例程 综合编译 Source 窗中，选中要编译的源文件，双击处理窗Processes中的Synthesize-XST下的Check Syntax 。对出错报告语句进行修改，直到successfully。如下图 设计仿真 【project】--【new source】 ，键入仿真文件名， 选VHDL Test Bench，Location栏选仿真文件地址，如下图 单击“下一步”直到完成，得到仿真文件的输入窗 设计仿真 激励信号的输入 仿真运行 选种Sources 窗中的仿真文件，双击处理窗中的 ModelSim Simulator栏内的Simulate Behavioral Model. 管脚适配 选中下载文件，双击处理窗中User Constraints/Assign Package Pins，该操作会 提示生成一个.ucf文件，选择是，启动xilinx pace。完成后保存退出。见下图 编程下载 选中下载文件，运行处理窗中Generate Programming File/prog..file 生成相应的.Bit下载文件。 *