11=数字集成电路设计流程.ppt

用性价比来衡量 全定制IC占据了高端部分，它需要有足够大的产量或者有足够大的用户群，以及充足的资源来保证生产最小面积和最高速度的全定制设计所需要的研发时间和投资。 FPGA具有固定的、可实现适度规模设计的电可编程结构。设计者可以用支持这种工艺的工具在原型板上用几分钟的时间把一个VHDL描述编写并综合处理成为可以运行的物理电路，因此，设计修订能够用非常低的成本来完成。 可编程逻辑器件和存储器件 基于HDL的FPGA设计流程 设计规范 1 设计输入 VHDL行为建模 3 设计划分 2 仿真/功能验证 4 预综合 确认 6 综合 与实现 7 配置比特流 下载 8 最终确认 10 原型功能 测试与验证 9 硬件原型 设计整合 验证 5 Zhao junxia 数字集成电路课程设计 主讲：赵俊霞 HDL语言的优点 基于语言的设计方法简便而且独立； 能够通过基于语言的描述，对于正在进行设计的电路自动进行综合，而不用经历人工设计方法中那些费力的步骤 。 Verilog和VHDL 相同 这两种语言都有IEEE(电气和电子工程师协会)标准，而且两种语言都得到了ASIC(专用集成电路)和FPGA(现场可编程门阵列综合工具的支持、模拟电路设计语言，如Spice，在验证、评价电路定时特性时扮演着重要角色。 Verilog和VHDL 不同 一般认为Verilog-HDL在系统级抽象方面比VHDL略差一些，而在门级开关描述方面比VHDL强。美国西海岸和亚洲倾向于采用Verilog-HDL，而美国东海岸和欧洲则常使用VHDL，但是工具的提供商目前都支持这两种设计语言。 集成电路的设计方法 用系统级行为描述表达一个包含输入输出的顶层模块，同时完成整个系统的模拟与性能分析 自顶向下（TOP-DOWN） 将系统划分为各功能模块，每个模块由更细化的行为描述表达 由EDA综合工具完成到工艺的映射 由基本门组成各个组合与时序逻辑单元 自底向上（BOTTOM-UP） 由逻辑单元组成各个独立的功能模块 由各个功能模块连成完整系统 进行系统的测试与性能分析 BOTTOM-UP 自底向上的设计方法是从传统的手工设计发展而来的。在进行手工电路设计时，一个硬件系统的实现过程是从选择具体的元器件开始的。 这种设计过程的优点是符合硬件设计工程师的传统习惯，缺点是在进行底层设计时，缺乏对整个系统总体性能的把握。如果在整个系统完成后发现性能还需改进，则修改起来就比较困难。 随着系统规模与复杂度的提高，这种设计方法的缺点就越来越突出，因而逐渐被自顶向下的设计方法所取代。 TOP-DOWN 自顶向下的设计方法是随着硬件描述语言(HDL)和EDA工具同步发展起来的。 硬件描述语言可以在各个抽象层次上对电子系统进行描述，而且借助于EDA设计工具，可以自动实现从高层次到低层次的转换，这就使得自顶向下的设计过程得以实现。 采用自顶向下的设计方法的优点是显而易见的。由于整个设计是从系统顶层开始的，结合模拟手段，可以从一开始就掌握所实现系统的性能状况，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍。 随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，并随时可以根据需要加以调整，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，这种设计方法的优势越明显。 TOP-DOWN 设计输入 HDL行为建模 3 设计规范 1 设计划分 2 仿真与功能验证 4 设计整合 与验证 5 预综合结束 6 门级综合与 工艺映射 7 后综合 设计确认 8 后综合 定时验证 9 测试生成 与故障模拟 10 提取寄生参数 13 校验物理和 电气设计规则 12 布局与布线 11 设计结束 14 待生成 掩模 设计规范 设计流程从已写出的设计规范开始。 设计规范文件是包括功能、定时、硅面积、功耗、可测试性、故障覆盖率以及决定设计的其他准则的一个详细说明书。 设计规范起码要描述设计所要实现的功能特性。 设计划分 现今设计ASIC和FPGA电路的方法中，需要把大型电路划分形成一个构造体(architecture)，也就是由许多相互关联的功能单元组成的一个配置，这样就可以用行为模型对每一个功能单元的功能特性进行描述。 划分的过程就是把一个复杂设计逐渐划分成较小而且较为简单的功能单元。 这样一个过程通常被称为自顶向下的设计方法，或者是分层设计法。 设计输入 设计输入是指编写一个基于语言的描述文件，并以电子格式存入计算机中。 在现代设计中，它是通过用Verilog HDL这样的硬件描述语言来进行描述的。 与诸如自底向上的人工输入等其他方式相比较，编写一个大型电路的HDL行为描述文件并实现门级电路综合所花费的时间要少得多。 行为建模 行为建模描述是工业界使用的描述方法，用它能够进