第七章_时序逻辑设计原理一.pptVIP

UESTC光电信息学院 陈德军 第7章时序逻辑设计原理 UESTC光电信息学院 陈德军 * 第七章 时序逻辑设计原理 时序逻辑的基本知识 触发器 时序逻辑的分析 时序逻辑的设计 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 组合逻辑与时序逻辑的区别 组合逻辑：t时刻输出取决与t时刻输入 时序逻辑：t时刻输出取决于t时刻输入以及之前的状态输出 即刻输入决定即刻输出 组合逻辑+历史信息 t时刻 t时刻 输入 输出 f 组合逻辑 时序逻辑 输入 t时刻 状态输出 t-1时刻 输出 t时刻 状态输出 t时刻 时序逻 辑电路 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 时序逻辑中的状态和状态变量 状态变量：任意时刻的值都包含了为确定电路未来行为而必须考虑的所以历史信息 状态：状态变量的集合 触发器的输出 时序逻辑的体现——状态机 有限状态机：状态的个数是有限的，而非无限的时序逻辑（状态机） 0 1 2 3 4 5 状态图 状态 状态变量 Q2Q1Q0 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 编码 一个状态机 触发器s的输出 一个触发器就是一个1位的状态机, 触发器是构成时序状态机的基本器件 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 时钟 CLOCK PULSE 时钟脉冲是状态变化的依据 CP CP 上 升 边 下 降 边 时钟高电平有效：状态在上升边来临时更新 时钟低电平有效：状态在下降边来临时更新 一般状态机在时钟触发沿来临时引入状态 更新 并且在一个时钟脉冲内状态只更新一次 触发沿 触发沿来临的 时刻就是状态 更新的时刻 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 双稳态器件 双稳态：输出0或1两种状态 亚稳态：亚稳态具有不稳定性，细小的噪声即可使其达到稳定态 vin1 vin2 vout1 vout2 反馈线的引入使该器件具有了记忆功能 如果vin1和vin2输入相同，将会引入亚稳态；vout输出不能确定稳定的值 可用做基本的存储单元 该器件是锁存器（latch）的一种，是一种时序逻辑器件 第7章之触发器 UESTC光电信息学院 陈德军 * S-R锁存器1 锁存器的特点： 为双稳态器件——可保持0、1两种状态 根据不同输入信号可以置成状态0或1；（置位和复位） R S Q QN Reset； 复位端； 置0端 set； 置位端； 置1端 状态输出 S-R latch S R Q* QN* 下一个状态,状态更新结果 0 0 Q QN 现在的状态 更新前的状态 保持 0 1 0 1 1 0 1 0 1 1 * * 置0 置1 不确定 功能表 S、R端都无效，则保持； R有效，S无效，置0； S有效，R无效，置1； S、R都有效，则状态不确定 S R Q QN S R Q Q OR 状态变化时刻取决于任何输入的变化时刻 第7章之触发器 UESTC光电信息学院 陈德军 * S-R锁存器2 Q QN 低电平有效输入 Q* QN* 下一个状态 保持 0 1 1 0 0 1 1 0 Q QN 1 1 0 0 * * 置0 置1 不确定 功能表 现在的状态 S R Q Q 锁存器 S-R锁存器在什么时候会出现亚稳态或状态不定（逻辑混乱）? 如果上一个状态是”不确定”(即置位与复位输入都有效),而下一个状态是保持(置位与复位都无效)时,输出将产生0,1的振荡,即逻辑无法读出 问:Q与QN 是否 都为互反? 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * S-R锁存器3 Ex1:请完成下面的定时图 S-R锁存器 Q QN S R 0 1 1 1 1 0 0 0 0 1 1 1 0 0 不定 不定 0 1 1 1 1 0 0 0 0 1 0 0 1 1 S R Q QN 不定 不定 锁存器 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 带使能端的S-R锁存器 C为使能端，如果C无效，则保持状态，如果C有效，输出状态则取决于置位复位输入 S，R置位复位端高电平有效输入 当使能有效，S=R=1（有效）的后个状态是使能无效或者使能有效但S=R=0（无效）时，会有亚稳态或者不定状态发生 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 带使能端的S-R锁存器续 ex2：请完成下面的定时图：带使能的S-R锁存器 S R C Q QN 初 态 不定 不定 不定 不定 S-R锁存器的缺点就在于亚稳态和不定状态的发生 第7章之时序逻辑基础 UESTC光电信息学院 陈德军 * 带使能端的D锁存器 D锁存器的出现是为了解决S-R锁存器出现逻辑混乱的问题 D锁存器只有一个输入端；D=0的时候完成置“0”；D=1的时候完成置“1”；