【精选】FPGA经典笔试题+答案FPGA经典笔试题+答案.doc

1、FPGA结构一般分为三部分：可编程逻辑块（CLB）、可编程I/O模块和可编程内部连线。 2 CPLD的内部连线为连续式布线互连结构，任意一对输入、输出端之间的延时是固定 ；FPGA的内部连线为分段式布线互连结构，各功能单元间的延时不定。目前世界上有十几家生产CPLD/FPGA的公司，最大的家是：，。WHEN_ELSE条件信号赋值语句 和 IF_ELSE顺序语句的异同 WHEN_ELSE条件信号赋值语句中无标点，只有最后有分号；必须成对出现；是并行语句，必须放在结构体中。 IF_ELSE顺序 硬件描述语言的突出优点是： 　* 语言与工艺的无关性；语言的公开可利用性，便于实现大规模系统的设计； 　* 具有很强的逻辑描述和仿真功能，而且输入效率高，在不同的设计输入库之间的转换非常方便，用不着对底层的电路和PLD结构的熟悉。 波形设计输入适用于时序逻辑和有重复性的逻辑函数。 8 用VHDL/Veilog HDL语言开发可编程逻辑电路的完整流程： 文本编辑→功能仿真→逻辑综合→布局布线→时序仿真。 * 所谓综合，就是根据设计功能和实现该设计的约束条件(如面积、速度、功耗和成本等)，将设计输入转换成满足要求的电路设计方案，该方案必须同时满足与其的功能和约束条件。综合的过程也是设计目标的优化过程，其目的是将多个模块化设计文件合并为一个网表文件，供布局布线使用，网表中包含了目标器件中的逻辑单元和互连的信息。 *布局布线就是根据设计者指定的约束条件(如面积、延时、时钟等)、目标器件的结构资源和工艺特性，以最优的方式对逻辑元件布局，并准确地实现元件间的互连，完成实现方案(网表)到使实际目标器件(FPGA或CPLD)的变换。 9 基于EDA软件的FPGA / CPLD设计流程为：原理图/HDL文本输入→功能仿真→综合→适配→时序仿真→编程下载→硬件测试。10 构成一个完整的VHDL语言程序的五个基本结构： 实体(ENTITY)、 结构体(ARCHITECURE)、 配置(CONFIGURATION) 、 库(LIBRARY) 、 程序包 (PACKAGE) 。 *实体的由实体说明和结构体两部分组成。实体说明部分用于描述所设计系统的外部端口信号和参数的属性和设置，而结构体部分则定义了设计单元的具体功能、行为、数据流程或内部结构。 *结构体的三种描述方式，即行为级描述、数据流级描述和结构级描述。 结构体通常由结构体名称、定义语句和并行处理语句构成， *程序包用于存放各设计模块能共享的数据类型、常数、子程序等。 *库用于存放已编译的实体、结构体、程序包和配置，可以通过其目录进行查询和调用。在VHDL语言中，可以存在多个不同的库，但是库与库之间是独立的，不能互相嵌套。它可由用户生成或由ASIC芯片制造商提供，以便于在设计中为大家所共享。 常用库：(1)IEEE库 IEEE库主要包括std_logic_1164、numeric_bit、numeric_std等程序包，还有一些程序包非IEEE标准，但并入IEEE库，如std_logic_arich、std_logic_unsigned、std_logic_signed。 使用IEEE程序包，必须声明。 (2) std库 包含 standard textio程序包。Std库符合IEEE标准，应用中不必声明。 (3) work库 用户的VHDL设计先行工作库。 (4) vital 库 包含时序程序包vital_timing和vital_primitives。设计开发过程通常不用 每个设计实体都必须有各自完整的库说明语句和use语句。Use语句的使用将使说明的程序包对本设计实体部分全部开放，即是可视的。 11 VHDL的数据对象包括?变量(varuable)?和? ，它们是用来存放各种类型数据的容器。在VHDL的端口声明语句中，端口方向包括?、?、?、inout、linkage “BUFFER”为缓冲端口，与OUT类似，只是缓冲端口允许实体内部使用该端口信号，它可以用于输出，也可以用于端口信号的反馈。当一个结构体用“BUFFER”说明输出端口时，与其连接的另一个结构体的端口也要用BUFFER说明。 以“LINKAGE”定义的端口不指定方向，无论哪个方向的信号都可以连接。 13 VHDL的PROCESS（进程）语句是由?组成的，但其本身却是?。VHDL的子程序有???和??两种类型。图形文件的扩展名是 波形文件的扩展名是使用语言，文本设计文件的扩展名是 .17 Quartus编译器编译工程最终生产两种不同用途的文件，它们分别是sof和pof。sof是SRAM Object File，下载到FPGA中，断电丢失。 pof是Programmer Object File，