数字逻辑专题-同步时序逻辑电路.pptVIP

4.3.1 建立原始状态图和原始状态表 4.3.2 状态化简 退出 4.3.3 状态编码 4.3.4 确定激励函数和输出函数并画图 同步时序逻辑电路的设计 同步时序逻辑电路设计Ⅲ 设计要求 原始状态图 最简状态图 画电路图 检查电路能否自启动 1 2 4 6 时序电路的设计步骤： 选触发器，求时钟、输出、状态、驱动方程 5 状态分配 3 化简 例 1 建立原始状态图 设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。 状态化简 2 状态分配 3 已经最简。 已是二进制状态。 4 选触发器，求时钟、输出、状态、驱动方程 因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 由于要求采用同步方案，故时钟方程为： 输出方程： 状态方程 不化简，以便使之与JK触发器的特性方程的形式一致。 比较，得驱动方程： 电路图 5 检查电路能否自启动 6 将无效状态111代入状态方程计算： 可见111的次态为有效状态000，电路能够自启动。 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如： 输入X 101100111011110 输入Y 000000001000110 例 1 建立原始状态图 S0 S1 S2 S3 设电路开始处于初始状态为S0。 第一次输入1时，由状态S0转入状态S1，并输出0； 1/0 X/Y 若继续输入1，由状态S1转入状态S2，并输出0； 1/0 如果仍接着输入1，由状态S2转入状态S3，并输出1； 1/1 此后若继续输入1，电路仍停留在状态S3，并输出1。 1/1 电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。 0/0 0/0 0/0 0/0 原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。 状态化简 2 状态分配 3 所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。 S0=00S1=01S2=10 4 选触发器，求时钟、输出、状态、驱动方程 选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取： 输出方程 状态方程 比较，得驱动方程： 电路图 5 检查电路能否自启动 6 将无效状态11代入输出方程和状态方程计算： 电路能够自启动。 同步时序逻辑电路设计举例Ⅰ 例5．14 用T触发器作为存储元件，设计一个2位二进制减1计数器。电路工作状态受输入信号x的控制。当x=0时，电路状态不变；当x=1时，在时钟脉冲作用下进行减1计数。计数器有一个输出Z，当产生借位时Z为1，其他情况下Z为0。 解 题中对电路的状态数目及状态转换关系均十分清楚，设计过程如下： ①作出状态图和状态表。根据问题要求，设状态变量用y2、y1表示，可直接作出计数器的二进制状态图如右图所示，二进制状态表如右表所示。 输入 状态y2y1 X=0 X=1 Y2 Y1 /Z Y2 Y1 /Z 0 0 0 0 0 0 1 0 0 1 0 1 0 1 0 0 1 1 1 1 0 0 0 1 1 0 1 0 0 1 1 0 ③画出逻辑电路图。根据激励函数和输出函数表达式，可画出逻辑电路图如下图。 例4.13用D触发器设计一个3位数据移位的器件，数据从输入端X输入，第1个触发器接收，即：X→Q0；能后由第1个触发器把数据传递给第2个触发器，即：Q0→Q1；由第2个触发器传递给第3个触发器，即：Q1→Q2；画出逻辑电路图。 解 ①根据题意可知该电路的状态数目及状态的转换变化，状态的转换图省略，可直接作状态表如表4.33所示。 表4.33 状态表 ②根据状态表可作次态卡诺图（次态卡诺图省略，自行练习），再依据D触发器的激励函数Qn+1= D可确定次态方程、激励函数输出函数表达式：Q0n+1=D0=X；Q1n+1= D1= Q0；Q2n+1= D2= Q1 ③逻辑电路图图4.68所示。该电路可以自右向左移位，从这一例中可修改电路使其自左向右移位，也可推广为多位二进制数据的移位器件，以及串行数据输入转换称成并行输出。 Q2 Q1 Q0 CP Q D CP Q D CP Q D X CP