数字集成电路(中文)第一第二章.pptVIP

* 噪声容限（ Noise margin ） Noise margin high Noise margin low V IH V IL UndefinedRegion 1 0 V OH V OL NM H NM L 逻辑门输出 逻辑门输入 NMH=VOH -VIH NML=VIL - VOL) * 功能性和稳定性― 数字电路中的噪声 i ( t ) Inductive coupling Capacitive coupling Power and ground noise v ( t ) V DD * 噪声估计 噪声源: 电源噪声、干扰、串扰和偏移 为预计产生的噪声源分配所允许的噪声容限 区分固定噪声和与信号幅度成比例噪声源 * 主要可靠性指标 噪声容限不能代表一切 相比由低阻抗驱动的节点，浮空节点更容易被干扰。 噪声抑制能力是更为重要的指标–在系统噪声存在的情况下正确处理和传递信息的能力 关键的指标: 噪声传递函数、驱动器输出阻抗和接收器输入阻抗。 * 再生特性 A chain of inverters v 0 v 1 v 2 v 3 v 4 v 5 v 6 Simulated response * 再生特性 把一个输入电压Vin（Vin∈“0”）加在一条具有N个反相器的链上，反相器个数为偶数，当且仅当反相器具有再生性是输出电压Vout（N-∞）将等于VOL。当输入电压Vin（Vin∈“1”），输出电压Vout（N-∞）将等于VOH * 再生特性的条件 Regenerative Non-Regenerative out=f(in) in=finv(out) * 扇入和扇出 N Fan-out N Fan-in M M * 理想的数字 门 R i = ∞ R o = 0 Fanout = ∞ NMH = NML = VDD/2 g = ? V in V out * 早期的反相器 NM H V in (V) V out (V) NM L V M 0.0 1.0 2.0 3.0 4.0 5.0 1.0 2.0 3.0 4.0 5.0 通过观察推导该结构的DC参数？ VOH VOL VIH VIL VM NMH NML * 传播延时tp定义 * 环形振荡器Ring Oscillator T = 2 × t p × N 0 0 0 1 1 1 * * 一阶RC网络的传播延时 v out v in C R 达到50%点的时间： tp = ln (2) τ = 0.69 RC=0.69τ 从10%达到90% 的时间 tp = ln (9)τ = 2.2RC=2.2τ 反相器传播延时的重要模型 * 设计关注问题 数字集成电路设计方法的演变 手工制作?设计自动化 基于单元库和IP核、自上而下的层次化设计 设计抽象是关键?“黑盒子”或“模型” 参数简化，但足以精确到满足上一层设计需要 “分而治之”方法?降低处理复杂度 不直接面临众多晶体管，而是一组服用单元 * 设计关注的问题 自上而下的层次化设计流程 系统结构级 算法：C++，matlab 模块级 RTL（VHDL/Verilog语言）：Synopsys/Metor 门级（逻辑） 逻辑综合/时序/功耗分析：Synopsys 晶体管级（电路） 模拟电路分析：Cadence/Synopsys/Mentor 器件级（版图） 布局布线/验证/后仿真：Cadence/Mentor * 设计关注问题 模拟设计自动化？ 有效模型困难 参数众多 工艺依赖性 连续信号 单元电路结构各异 单元库数目庞大，复用效率低 * 设计关注问题 设计自动化引出的问题 数字设计人员了解数字集成电路设计是否必要 门和模块是否是最小的设计实体 亦即寄生和晶体管不再要考虑 答案 有必要了解电路设计过程 需要考虑寄生和晶体管细节 * 设计关注问题 理由1 在设计单元/模块库时需要 建立精确地单元/模块库 深入了解器件内部物理性质 理由2 设计高性能微处理器时 全定制?基于单元库的自动化设计 高速寄存器文件 * 设计关注问题 理由3 SoC规模、速度、功耗日益增加 互连线寄生引入延时、面积和功耗不可忽略，需人工干涉 工艺按比例缩小时，显露出的全局布线问题 同步时钟的偏离和电源网络的压降分布等 随电路规模不断增加而带来的功耗问题 需了解电路结构的细节才能优化 互连、器件寄生 * 设计关注问题 理由4 制造好的电路若偏离仿真，需了解原因时要知道理论知识 工艺偏离？封装电感？始终不理想？ 理由5 工艺换代迅速，需要更新单元库的设计 单元库无法简明直接随工艺转换 * 设计关注问题 自动化与人工设计结合的必要性 单元库/宏单元有效模型的构造 工艺迁移