EDA VHDL第三章 VHDL数据类型和运算操作符.pptVIP

主讲人 董艳燕 中国计量学院 VHDL程序设计教程 主讲人 董艳燕 3.3 VHDL数据类型 及运算操作符 3.3.1 数据对象 3.3.2 词法规则与标识符 3.3.3 数据类型 3.3.4 运算操作符 VHDL四类语言要素 数据对象 数据类型 运算操作数 运算操作符 对象(object): 可赋予一个值的客体 VHDL对象的3种基本数据类型： 常量 (CONSTANT) 变量 (VARIABLE) 信号 (SIGNAL) 对象的物理含义: 常量：数电中电源、地等常数 变量：暂存某些值的载体 信号：物理设计中的某一条硬件连线， 包括输入、输出端口 变量：局部量，仅用于process语句、 子程序（function 、procedure） 信号：全局量， 用于entity， architecture、package 常量: 全局量，可用于上面两种场合 用在进程语句、子程序中，变量是一个局部量，其作用范围仅限在定义了变量的进程和子程序中。 书写格式： VARIABLE 变量名：数据类型 约束条件 :＝表达式； 举例如下： VARIABLE result： std_logic:＝0 ； VARIABLE x，y： integer； VARIABLE a：integer range 0 to 255 :＝0 ； 2.常量(constant) 常量说明: 对某一常量名赋予的一个固定值。 格式如下： CONSTANT 常数名：数据类型[:＝表达式]； 例: CONSTANT width：integer:＝8; CONSTANT data：bit_vector(3 downto 0):＝1010； CONSTANT x：new_bit:＝x； 常量的可视性（作用范围） 电子硬件系统运行的基本特性： 各部分电路工作的并行特性； 信号传输过程中的延时特性； 多驱动源的总线特性； 时序电路中触发器的记忆特性等 电子电路内部硬件实体相互连接的抽象表示 (通常 在结构体、包集合和实体说明中使用) 一般书写格式为： SIGNAL 信号名：数据类型 约束类型:＝表达式； 举例如下： SIGNAL a, b：BIT :＝‘0’； SIGNAL count：bit_vector(7 down to 0)； SIGNAL init：integer :＝-1； SIGNAL count：std_logic:= ‘0’ ； 注：1）信号初始值仿真时有用，综合被 忽略 2）信号是全局量，可在结构体、实 体、块中说明和使用信号。 3）在进程和子程序中只能使用信 号，不能说明信号。 进程中信号与变量的使用 ENTITY ex IS port(.....); END ex; ARCHITECTURE arch_ex OF ex IS signal a,b: std_logic; begin process(a,b) variable c,d:std_logic; begin c:=a+b; d:=a-b; ........ ENDprocess; END arch ex; 信号与端口的区别: 除没有方向说明外,信号与实体的端口PORT概念相似.端口是一种隐形的信号. ENTITY exam IS PORT([SIGNAL] a,b: in std_logic; [SIGNAL] c: out std_logic); END exam; 端口是一种有方向的信号.即输出端口不能读 出数据,只能写入数据;输入端口不能写入数据, 只能读出数据. 信号本身无方向,可读可写. 3.3.2 词法规则与标识符 1.词法规则 1) 注释 以--开头直到本行末尾(出现回车或换行符)的文字 提高VHDL语言设计程序的可读性， 1.词法规则 2) 数字 表达方式：十进制，二进制、八进 制、十六进制等为基的数 ①十进制整数表示法 78_567(=78567) ②以基表示的数 格式： 基数符号#数值#指数部分 2#111_1011# 016#F.01#E+4 2、基表示法 格式: 基数＃数字文字＃E指数 如: 10#170# (=170)