微电子学概论第五章节集成电路设计2单元.pptVIP

布图方法的比较 A:全定制法 B:积木块法 C:标准单元法 D:门阵列法 E:现场编程PLD法 F:FPGA法 G:硅编译法 设计方法与设计层次之间的关系 Full-custom Design Style Standard Cell Design Style Gate Array Design Style FPGA Design Style 不同设计技术的特点及适用情况的综合比较 不同设计技术的特点及适用情况的综合比较 兼容设计方法 不同的设计方法有各自的优势，如果把它们优化组合起来，则有望设计出性能良好的电路。 以微处理器为例 数据逻辑：位片式或阵列结构网络，图形重复多：BBL方法，ALU、移位器、寄存器等作为单元进行人工全定制设计 随机控制逻辑：差别较大，SC或PLA方法实现 存储器：ROM或RAM实现 OUTLINE 集成电路设计特点及设计信息描述 典型设计流程 集成电路的设计规则和全定制设计方法 专用集成电路的设计方法 几种集成电路设计方法的比较 可测性设计技术 可测性设计技术 什么是集成电路测试？ 对制造出的电路进行功能和性能检测，检测并定位出电路的故障，用尽可能短的时间挑选出合格芯片。 集成电路测试的特殊性 什么是可测性设计？ 在尽可能少地增加附加引线脚和附加电路，并使芯片性能损失最小的情况下，满足电路可控制性和可观察性的要求 可控制：从输入端将芯片内部逻辑电路置于指定状态 可观察：直接或间接地从外部观察内部电路的状态 可测性设计技术 分块测试技术 将复杂的电路分块，以简化测试。 通用性较差 结构式测试技术 扫描测试技术 特征量分析测试技术 自测试技术等 扫描测试技术 概念：将时序元件和组合电路隔离开，解决时序电路测试困难的问题。 将芯片中的时序元件(如触发器、寄存器等)连接成一个或数个移位寄存器(即扫描途径)，在组合电路和时序元件之间增加隔离开关，并用专门信号控制芯片工作于正常工作模式或测试模式。 当芯片处于正常模式时，组合电路的反馈输出作为时序元件的输入，移位寄存器不工作；当芯片处于测试模式时，组合电路的反馈输出与时序元件的连接断开，可以从扫描输入端向时序元件输入信号，并可以将时序元件的输出移出进行观察。 扫描途径测试技术存在的问题 需要增加控制电路数量和外部引脚，需要将分散的时序元件连在一起，导致芯片面积增加和速度降低； 串行输出结果，测试时间较长。 特征量分析测试技术 内建测试技术，在芯片内部设计了“测试设备”来检测芯片的功能，避免了数据需要串行传输到外部设备的问题 概念：把对应输入信号的各节点响应序列压缩，提取出相应的特征量，保存在寄存器中，只需比较实测响应序列和正常序列的特征量，可以减少计算机内存，提高测试速度 增加的芯片面积不多，但故障检测和诊断的有效率不高 自测试技术 在芯片内部建立自测试结构电路，不需要外部激励。 常见的自测试结构包括表决电路、错误检测与校正码技术等 作 业 1.简述专用集成电路的设计方法及其特点？ 2.集成电路的可测性设计是指什么？ * 集成电路设计规则通常指版图设计规则，他是IC设计和制备工艺之间的接口。因此，使电路设计人员不必都熟悉工艺细节，就可以成功设计出集成电路；工艺制备人员也不必了解电路的内容就能够成功制备出所需的电路。 * 按版图设计自动化程度分:手工设计、半自动设计和全自动设计； 按版图结构（即母片）及制造方法分:半定制（semi-custom）、定制和全定制（full-custom）。 Cd为设计开发费用，Cp为每片硅片的工艺费用；V为生产数量，y为成品率，n为每个硅片上的芯片数目。 * 针对全定制方法效率不高的问题，发展了一种符号式全定制版图设计方法。 全定制设计中模块的外形和放置位置都没有限制，除了模块所占区域以外的芯片区域都是布线区。模块上也可以走三层以上的金属线。因此，全定制设计模式除了要遵循基本的几何设计规则，如：线宽、线间距、覆盖、露头等，没有任何其它的物理限制。 * 定制电路的设计，这种电路的特点是结构非常规则，无论是晶体管的排列还是连接晶体管间的布线都是按照某种规则的方法进行设计的。对于这类通用电路的设计，通常有以下的方法 * 通过HDL语言描述，调用单元库，自动生成版图。 * 可以基于Foundry提供的单元库，更提倡用自己的单元库 * 母片上除其金属连线及引线孔以外的各层图形均是固定不变的，且以阵列形式排列。 * 全定制设计中模块的外形和放置位置都没有限制，除了模块所占区域以外的芯片区域都是布线区。模块上也可以走三层以上的金属线。因此，全定制设计模式除了要遵循基本的几何设计规则，如：线宽、线间距、覆盖、露头等，没有任何其它的物理限制。 全定制的设计方法。