EDA技术设计讲义.ppt

VHDL(Very High Speed Integrated Circuit Hardware Description Labguage) 以Ada语言为基础，由美国国防高级研究计划局(DARPA)开发。 历史和发展： 1985年完成第一版 1987年成为IEEE标准(IEEE1076)， 1993年增修为IEEE1164标准并使用至今。 1996年又加入电路合成标准程序和规格，成为IEEE1076.3标准。 美国国防部规定其为官方ASIC设计语言。 1995年成为中国国家标准（见《CAD通用技术规范》） Verilog HDL 以C语言为基础，由GDA(Gateway Design Automation)公司的Phil Moorby创建于1983年。 历史和发展： 1989年CADENCE公司收购了GDA公司，拥有了Verilog HDL的独家专利。 于1990年正式发表了Verilog HDL，并成立OVI(Open Verilog International)组织推进其发展。 1995年CADENCE公司放弃了Verilog HDL专利，使之成为IEEE标准(IEEE1364)。 VHDL与Verilog HDL的比较 不存在优劣之分。 相同电路，2种语言的编码长度大体相同。 常用的各种仿真/综合工具均为二者通用。 一个公司通常习惯于使用其中一种，和习惯有关。 在日本，VHDL用户略多于Verilog HDL，例如： NEC，日立，福田电子，丸文等公司通常习惯使用VHDL；而松下，CASIO等公司习惯使用Verilog HDL。 HDL和C的比较 不能使用单步、断点等软件语言调试方法。 具有并行性，而软件语言完全顺序执行的。 编写时不能随心所欲，按照“规矩”编写代码。 看似可实现的代码，仿真往往有很大问题。 优点？ 和传统的电子系统设计相比 使用HDL的优点？ 硬件描述语言(VHDL)的优点： 1). 打破了IC设计者与使用者的界线。 2). 迅速掌握。 3). 缩短了专用芯片的开发周期。 4). 缩小电路板面积，性价比高。 5). 设计可重用。 6). 自主知识产权。这一点对目前我国尤为 重要。 如何使用VHDL来设计电路？ VHDL设计电路的5步曲 语言编码 逻辑综合 功能和时序仿真 器件适配 器件编程 使用MAX+PLUS II软件的设计过程 MAX+PLUS II设计过程说明 Compiler Netlist Extractor（编译器网表提取器）: 通过该过程生成设计项目的网表文件, Database Builder(数据库构建器 ): 用于将所有的设计文件集成到项目数据库中 如果指定端口的实体已被抽取. 则从盘中读取. cnf文件信息就可以了, 因而节省了时间. Logic Synthesizer (逻辑综合器): 选择合适的逻辑化简算法, 去除冗余和无用逻辑, 有效使用器件的逻辑资源. Fitter(适配器) 将电路适配到某个PLD器件中。 Timing SNF Extractor(时序SNF文件提取器) 产生用于时序仿真的网表文件 Assembler（汇编器） 产生用于器件编程的目标代码 其他的HDL综合工具 Altera公司 MAX+PLUS II 10.2 QUARTUS II 5.0 Xilinx 公司 ISE 7.0：Xilinx公司集成开发的工具 Foundation: Xilinx公司早期开发工具，逐步被ISE取代 ISE Webpack： Webpack是xilinx提供的免费开发软件，功能比ISE少一些，可以从xilinx网站下载 有了HDL语言后？ 硬件设计人员 的工作过程 已经 类似与 软件设计人员，那么 这种模式的好处是？ 让我们先看看原来是如何做的－  1.2 PLD设计方法学  PLD器件到底能干什么？ 通信领域 视频信号处理 ASIC的替代 CPU设计的前期仿真 与传统电子设计方法的比较 传统的设计过程： 模块划分 画出逻辑的真值表 用卡诺图简化逻辑 写出布尔表达式 画出逻辑线路图 这 些 都 是 人 工 的 系统调试、测试与性能分析 完整系统构成 电路板设计 固定功能元件 系统功能需求 图1.1 传统PLD设计方法 传统设计是一种“搭积木”设计 由标准器件（如74/54系列）构建电路板 由电路板搭成电子系统 主要的工作量在于 系统设计（板互连） PCB板设计 传统设计方法的问题 复杂电路的设计、调试很困难 修改不便 可移值性差 模块重用困难 设计文档很多，不易管理