电平触发器.PPTVIP

由此可见，主从结构的触发器抗干扰能力还是较差。使 用时，除保持J、K (S、R)端输入信号在CLK=1期间不变以外， 还要求CLK=1的持续时间不能太长，这对输入信号及CLK时 钟信号都提出了较高的要求。 由上述分析可知： 主从结构触发器的输出虽然在一个CLK脉冲期间只翻转一 次，但要求在CLK=1期间，J、K(S、R)输入端的信号不能 变化，否则翻转状态将不符合功能要求。 即便J、K (S、R)端的输入信号不变，外界的干扰和噪声 也可能会使触发器误动作，从而导致触发器的错误状态。 边沿触发器不仅克服了空翻现象，而且大大提高了抗干 扰能力，工作更为可靠。 1. 边沿触发方式触发器(简称边沿触发器)具备的条件 (1) 触发器仅在CLK某一约定跳变到来时，才接收输入信号； (2) 在CLK=0或CLK=1期间，输入信号变化不会引起触发器 输出状态变化。 2. 边沿触发的特点 5.5 边沿触发的触发器 利用门电路传输延迟时间的边沿触发器。这种触发器是 利用触发器内部逻辑门之间延迟时间的不同，使触发器 只在约定时钟跳变时才接收输入信号。 3.边沿触发器的种类 维持—阻塞式触发器。这种触发器是利用直流反馈来维 持翻转后的新状态，阻塞触发器在同一时钟内再次产生 翻转。 用CMOS传输门的边沿触发器。这种触发器用两个电平 触发的D触发器组成边沿触发器。 一、电路结构和工作原理 1、用两个电平触发D触发器组成的边沿触发器 原理框图 利用CMOS传输门组成 的电平触发D触发器 CLK=CLK2 CLK1=CLK′ D Q1 Q=Q2 FF1和FF2是两个电 平触发D触发器 工作原理 所以，输出端Q被置成与CLK上升沿到达前瞬时D端 相同的状态，而与以前和以后D端的状态无关。 利用CMOS传输门的边沿触发器 0 1 0 1 0 0 1 Q1=D 1 0 1 0 Q 保持 1 0 0 1 0 1 Q1保持 0 1 0 1 Q*=D X X X Q 0 X 0 1 X 1 0 1 1 0 1 0 Q1=D 1 0 1 0 Q保持 这是一个上升沿触发的 D 触发器 （5）有异步置1、置0端 为实现异步置位、复位，需引入SD和RD信号。因为SD 和RD是以高电平作为置1和置0输入信号的，故必须将原图 中的4个反相器改成或非门。 1 0 0 1 0 1 0 表示触发器为边沿触发方式，而且是上升沿触发。 1 0 0 0 1 维持阻塞结构的SR 触发器和D触发器 利用门电路传输延迟 时间的边沿触发器 三、其他类型的边沿触发器 [例5.5.1] 画出边沿触发型D 触发器的输出Q 端的 电压波形。设触发器的初始状态为 Q=0。 5.6 触发器的逻辑功能及其描述方法 5.6.1 触发器按逻辑功能的分类 按照逻辑功能的不同，通常将时钟控制的触发 器分为SR触发器、JK触发器、D触发器和T触发器 等几种类型。 时钟控制的触发器中 由于输入方式不同（单端，双端输入）、次态 （Q*）随输入变化的规则不同,所以它们的逻辑功 能也不完全一样。 一、SR 触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1* 1 1 1 1* 00 01 1 1 1 0 0 X 1 1 1 X 1 Q SR 二、JK 触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 0 0 1 1 1 0 0 1 1 0 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 1 1 0 三、T 触发器 1. 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 1 1 1 0 1 1 1 0 四、D触发器 定义：凡在时钟信号作用下，具有如下功能的触发器 0 0 0 0 1 0 1 0 1 1 1 1 逻辑功能： 是 Q*与 Q 以及输入在CLK 作用后，稳态下的逻辑关系。 它可以用特性表、特性方程或状态转换图给出。 （SR, JK, D, T） 电路结构形式： 同步、主从、边沿触发器是指电路结构的不同形式，由 于结构的不同，带来了各不相同的动作特点。 同一逻辑功能的触发器可以用 不同的电路结构实现。反之，同一 电路结构形式可以构成不同逻辑功 能的触发器。 5.6.2 触发器的电路结构和逻辑功能、触发