史上最全的多功能数字电子钟 EDA技术课程设计报告 Verilog HDL语言实现.doc.doc

EDA技术课程设计报告 多功能数字电子钟 （Verilog HDL语言实现） 专业：********** 班级：（1）班 姓名：叶荆风 学号：******* 制作时间：2012年11月1日 目 录 前 言 2 一、设计要求 3 1、基本要求 3 2、操纵需求 3 二、 设计方案 3 1、 层次化设计 3 2、系统示意图 3 三、设计过程 4 1、 小时计时模块 4 2、分钟计时模块 16 3、秒计时模块 18 4、 校时校分模块 19 5、 正点报时模块 20 6、 时段控制-路灯亮灭模块 22 7、 分频模块 23 8、 译码模块 23 9、 〝秒〞 〝分〞 〝小时〞计时单元功能电路模块 23 10、 不加分频、译码模块的顶层文件 24 11、完整的数字钟总接线图 25 四、联机操作 26 1、 选定芯片系列 27 2、分配引脚 27 3、编译 28 4、下载 28 5、DE2开发板上的一些具体设置 29 五、课设心得 30 六、参考文献 30 Verilog HDL仿真源文件下载地址：/zhuye-47753-yiyejingfeng.aspx 前 言 数字电子钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。 数字电子钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。 从有利于学习的角度考虑，这里主要介绍以中小规模集成电路设计数字钟的方法。 经过了数字电路设计这门课程的系统学习，特别经过了关于组合逻辑电路与时序逻辑电路部分的学习，我们已经具备了设计小规模集成电路的能力，借由本次设计的机会，充分将所学的知识运用到实际中去。 本次课程设计要求设计一个数字钟，基本要求为数字钟的时间周期为24小时，数字钟显示时、分、秒，数字钟的时间基准一秒对应现实生活中的时钟的一秒。供扩展的方面涉及到校时校分、时段控制、整点报时等。因此，研究数字电子钟及扩大其应用，有着非常现实的意义。 一、设计要求 1、基本要求 ⑴小时计数器为8421BCD码24进制 ；分和秒计数器为8421BCD码60进制计数器； ⑵扩展功能： ①校〝时〞和校〝分〞； ②整点报时；③时段控制； ④...。 2、操纵需求 使用硬件描述语言（Verilog HDL语言）方法在Quartus II 9.1软件系统平台上建立数字电子钟电路的各分模块文件并完成编译和仿真；在Quartus II 11.1软件系统平台上完成顶层文件的编译和下载，并通过DE2开发板演示最终结果，观察现象。 设计方案 层次化设计 数字钟实际上是一个对标准频率（1HZ）进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加一个校时电路，同时标准的1HZ时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成数字钟。图3-1所示为数字钟的一般构成框图。主要包括时间基准电路、计数器电路、控制电路、译码和显示电路。其中的控制逻辑电路是比较灵活多样的，不断完善它可以增强数字钟的功能。 2、系统示意图 输入变量：秒时钟CPS，校时、校分变量分别为SWH、SWM ； 输出变量：小时计时H[7..4]、H[3..0]为8421BCD码输出，其时钟为CPH； 分钟计时M[7..4]、M[3..0]为8421BCD码输出，其时钟为CPM； 秒计时S[7..4]、S[3..0]为8421BCD码输出，其时钟为CPS。 报时bshi和时段控制变量sk等。 三、设计过程 小时计时模块 （1）建立工程文件，打开Quartus II 9.1（图1），单击，打开图2，选择Design Files/Verilog HDL FILe,打开如图3所示的编程界面。 图1 图2