集成电路设计基础时序电路.ppt

* 半静态锁存器:双时钟 CMOS电路 原理图 图 14.28 * 半静态锁存器:双时钟 CMOS电路 它是用标准的CMOS传输门代替开关的，时钟?与?互补控制。如图所示。共需8个管子。(前二种电路只需6个管子，但有电平蜕化问题。) 图 14.29 * 半静态锁存器 这两种电路之所以称为半静态锁存器，是因为它在时钟控制下，在有限时间内，利用闭环来锁存信息的，这一点象静态电路。然而，它却在开环情况下更新数据，因此，只能称为半静态锁存器。 在这种电路中含有两个CMOS传输门和两个CMOS反相器。其中两个反相器都在闭环内。有一个传输门在环内，另一个在环外。 记得在讨论C2MOS电路和DFF2电路时，曾经把CMOS反相器同CMOS传输门结合起来，把传输门装进反相器内，还可以克服电荷共享问题，设计了一种较好的D触发器DFF2。因而，人们就设想用这样一种观点来改进半静态触发器。 * 半静态锁存器电路 很明显，环路里的传输门S2是可以同反相器合并的。环路外的传输门不能同环路内的反相器合并，于是新的半静态锁存器电路如下图所示。 图 14.30 * 14.4 动态锁存器 ？当人们广泛采用静态锁存器时，不仅要问，有没有动态锁存器？是什么样的？有哪些特点？ 14.4.1 反馈与锁存 静态电路是以恢复逻辑为基础的。N级反相器串联成为一个序列时，前级的输出立即驱动后级。在理想情况下，不计及各级时延，那么整个序列的输出将是立即响应输入的。输出数据反相与否取决于级数N。如图所示。 图 14.31 * 双稳态锁存 若将输出反馈到输入端，是正反馈还是负反馈？取决于N。如图所示。 若N是偶数，是正反馈，可以形成双稳态锁存信息。故静态锁存的闭环中，反相器个数总是偶数，一般N=2。 图 14.32 * 14.4.2 刷新与锁存 动态电路是以传输门与电容为基础的，即以开关和电容为基础。把N个开关和电容网络串联成一个序列时，数据并不能自动地驱动后级，只有当开关交替地接通和断开，才能把数据一级一级地向前推进。如下图所示。 图 14.33 * 传输门与反相器交替级联动态移位寄存器 由于存在电荷共享问题，这一动态电路链实际上是一条指数衰减的延迟线。为了克服这个缺点，在动态链中必须插入反相器来隔离。传输门与反相器交替级联是动态移位寄存器的最佳结构。经过N个节拍，输入数据将到达输出端。如图所示。 图 14.25 图 14.34 * 传输门与反相器交替级联动态移位寄存器 输出数据是原量或非量？取决于N。实际上是取决于反相器的个数。若， 表面上看来，它与N级反相器串联构成的序列极其相似。但实际上完全不一样。在静态反相器链中，是立即响应，及时输出的，在链中不存储信息。只有加了正反馈，形成双稳态后才能存储1bit。二动态链本身就是一个动态移位寄存器，不加任何反馈就可以存储N/2 bit的信息。 * 传输门与反相器交替级联动态移位寄存器 若将动态链的输出再反馈给输入端，将可以发现一些新的现象。 因为动态链的输出是N个节拍前的输入数据（原量或非量）。无论N是奇数还是偶数，都是经历了N个节拍后的，它与新进来的数据之间的关系，谈不上是同相还是反相，谈不上正反馈或负反馈问题。它只是把移位移出来的数据重新装进动态移位寄存器。 如果N是偶数，那么反馈回来的就是N个节拍前的输入数据，重新送进这N/2 位的动态移位寄存器，就意味着早先N/2 bit的数据获得刷新，继续在移位寄存器中移位前进。如果环路是闭合的，那么就不断地刷新这批原量的N/2 bit的数据。换言之，一个具有偶数级的移位寄存器闭环可以存储N/2 bit的数据。这就是顺序式，串联式存储器，是一种动态锁存器。 * 传输门与反相器交替级联动态移位寄存器 若N是奇数，则反馈回来的是N个节拍前的输入数据的非量。这些非量又重新输入这N/2 bit的动态移位寄存器，并且沿着这动态链不断地前进，不断地将最前面的数据挤出来，又是以非量形式送进动态链。由此可见，当N为奇数的场合，将有N/2 bit的数据群，以原量或非量形式交替地在这个闭环中移动。 * 14.4.3 动态锁存器 为了锁存数据，动态链必须接成闭合环路。为了更新所存的数据又必须断开刷新环路，把老的数据挤掉。如图所示。 一旦写入操作完成，环路再次闭合，并把写入端断开。这样，更新好的数据就在2N级的动态链的闭环中不断地循环刷新，以动态方式存储数据。2N级可以存放N个数据。显然，最短是2级，存放1bit。这就是动态触发器或动态锁存器。 图 14.35 * 14.4.3 动态锁存器 写入/刷新开关可用互补控制的CMOS传输门来实现。其控制信号为LD与LD。当LD=