EDA与FPGA,Verilog第7章72.pptVIP

12.1.1 语法结构的扩展与增强 在Verilog-1995中，书写敏感信号列表时，通常用“or”来连接敏感信号，如： always @(a or b or cin) {cout,sum}=a+b+cin; always @(posedge clk or negedge clr) if (!clr) q=0; else q=d; 在Verilog-2001中可用逗号分隔敏感信号，上面的语句可写为: always @(a, b, cin) //用逗号分隔信号 {cout,sum}=a+b+cin; always @(posedge clock, negedge clr) if (!clr) q=0; else q=d; 12.2 Verilog-2002语法结构 习 题 12 $fgetc的用法如下： c=$fgetc(fd); 从fd指定的文件中读取一个字节，若发生错误，则c被置为EOF（-1）。将c设置为数据宽度大于8比特的变量可以区别EOF（-1）和值为0xFF的字符。 2. $fgetc、$ungetc $fgets可从文件中读取字符串，用法如下： integ