电子技术基础--数字电子技术第4章.pptVIP

4.3.2负边沿JK触发器 1. 电路原理 图4-10负边沿JK触发器 (a) 逻辑图； (b) 逻辑符号 例4-2 负边沿JK触发器的CP脉冲和输入信号J、 K的波形如图411所示， 画出Q端的波形。 图4-11 例4-2的波形图 解 由于负边沿JK触发器是下降沿触发， 因此作图时应首先找出各CP脉冲的下降沿，再根据当时的输入信号J、K得出输出Q，作出波形。由图4-11可得出下降沿触发器输出Q的变化规律：仅在CP脉冲的下降沿有可能翻转，如何翻转取决于当时的输入信号J和K。 2. 集成JK触发器 图4-12 双下降沿JK触发器(74LS113) (a) 逻辑符号; (b) 外引线图 表4-7 74LS113功能表 表中第1行为异步置位状态，SD为低电平有效，它无须在CP脉冲的同步下而异步工作。第2～5行为同步触发状态，在置位端高电平的前提下，CP下降沿触发，完成JK触发器功能， 最后1行是保持状态。 4.3.3 集成触发器使用的特殊问题 1. 异步置位 和复位 集成触发器一般均可进行直接置位、复位操作，它们是独立于时钟脉冲的异步操作。因为触发器的电路结构与前述基本RS触发器相似，所以存在着不定状态，在使用中应尽量避免。 2. 最高时钟频率fmax 手册中所给的fmax为CP时钟脉冲的最高工作频率。 在实际使用时为保证触发器可靠工作，所用CP脉冲频率f一定要小于fmax。 建立时间tset和保持时间th 触发器的状态转换是由CP脉冲与触发输入共同作用完成的。 为使触发器实现可靠的状态转换，CP脉冲与触发输入必须有很好的时间配合。以D触发器为例，其CP脉冲与触发输入的时序关系如图4-13所示。  建立时间tset：触发输入D的建立必须比CP脉冲上升沿提前一段时间，这段时间的最小值为建立时间tset。  保持时间th：触发输入D的消失必须比CP脉冲上升沿滞后一段时间，这段时间的最小值为保持时间th。 图4-13 D与CP时序 本 章 小 结 触发器是数字逻辑电路的基本单元电路，它有2个稳态输出， 在触发输入的作用下，可以从一个稳态翻转到另一个稳态。触发器可用于存储二进制数据。  触发器的种类很多，根据是否有时钟脉冲输入端及逻辑功能、电路结构、触发方式等的不同可将触发器分为基本触发器、 时钟触发器、RS触发器、D触发器、JK触发器、T触发器及电平触发、主从触发和边沿触发等。  虽然基本RS触发器的独立集成芯片已很少见，但它是触发器的基础，掌握它对于学习其它类型的触发器是非常重要的。 D触发器和JK触发器是2个实用的触发器，学习时要掌握它们的逻辑功能及时序关系。要牢记： 触发器的翻转条件是由触发输入与时钟脉冲共同决定的，即在时钟脉冲作用时触发器可能翻转，而是否翻转和如何翻转则要视触发器的输入而定。  触发器的逻辑功能可用功能表（特性表）、特性方程、 状态图（状态转换图）和时序图（时序波形图）来描述。 * 第4章 集成触发器 第4章 集成触发器 4.1 基本触发器 4.2 同步触发器 4.3 集成触发器 本章小结 4.1 基本触发器 4.1.1 触发器及分类  触发器是数字逻辑电路的基本单元电路，它有2个稳态输出(双稳态触发器)，具有记忆功能，可用于存储二进制数据、 记忆信息等。  从结构上来看，触发器由逻辑门电路组成，有1个或几个输入端，2个互补输出端，通常标记为Q和Q。触发器的输出有2种状态，即“0”态（Q=0、Q=1）和“1”态（Q=1、Q=0）。触发器的这两种状态都为相对稳定状态，只有在一定的外加信号触发作用下，才可从一种稳态转变到另一种稳态。 触发器的种类很多，大致可按以下几种方式进行分类： 根据是否有时钟脉冲输入端，可将触发器分为基本触发器和钟控触发器等；  根据逻辑功能的不同，可将触发器分为RS触发器、D触发器、JK触发器、T触发器和T′触发器等； 根据电路结构的不同，可将触发器分为基本触发器、同步触发器、主从触发器和边沿触发器等； 根据触发方式的不同，可将触发器分为电平触发器、主从触发器和边沿触发器等。  触发器的逻辑功能可用功能表（特性表）、特性方程、状态图（状态转换图）和时序图（时序波形图）来描述。 4.1.2 基本R