EDA第6章_VHDL设计进阶.pptVIP

第6章 VHDL设计进阶 6.1 数据对象 DATA OBJECTS 在VHDL语言中，凡是可以赋予一个值的对象，称为客体 Object 主要包括： 信号Signal： 变量Variable： 常数Constant： 代表硬件连接线 代表暂存某些值的载体 代表恒定不变的值 信号 变量 常数 电路内部硬件连接的抽象。 通常在结构体、程序包和实体中说明。 格式： SIGNAL 信号名：数据类型 ：=初始值； 例：SIGNAL ground: BIT:=‘0’; 只在进程语句、子程序中使用 格式： VARIABLE 变量名: 数据类型 := 初始值； 例：VARIABLE x,y: INTEGER; 对某一常数名赋予一个固定的值。 通常赋值在程序开始前进行。 格式: CONSTANT 常数名 : 数据类型 := 表达式； 如：CONSTANT DATA: INTEGER:=15; 进程中的信号与变量赋值语句 变量赋值： 信号赋值： “:=” “=” 作为进程中局部数据存储单元，立即赋值，只能在进程中使用。 作为电路中的信号连线，执行该语句也不会使信号立即代入，下一条语句执行时，仍是原信号值，在进程的最后，才对信号赋值。 例1 PROCESS(A,B,C,D) BEGIN D=A; X=B+D; D=C; Y=B+D; END PROCESS; X，Y的结果是什么呢？ 结果：X=B+C; Y=B+C; 为什么呢？为什么不是X=A+B呢？ 该进程为信号代入语句，尽管D中先代入A，后代入C，但代入语句在时间上有个△的延时。 在代入A时，由于没有Wait语句，进程也没有结束，故不对其进行处理。 尔后D中又代入C，很快进程结束，因此D的最终值是C。 这样，X，Y的内容都是B+C。 例2 PROCESS(A,B,C) VARIABLE D:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN D:=A; X=B+D; D:=C; Y=B+D; END PROCESS; 结果：X=B+A; Y=B+C; 为什么呢？ D是变量，其赋值立即生效。 从这两个例子可以看出： 信号量的值是将进程语句最后所代入的值作为最终代入值。 变量的值是一经赋值，就立即变成新的值。 信号Signal 变量Variable 基本用法 用于作为电路中的信号连线 用于作为进程中局部数据存储单元 适用范围 在整个结构体内的任何地方都能适用 只能在所定义的进程中使用 行为特性 在进程的最后才对信号赋值 立即赋值 信号与变量赋值语句功能的比较： 【例6-6】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC); END mux4; ARCHITECTURE body_mux4 OF mux4 IS signal muxval : integer range 7 downto 0; BEGIN process(i0,i1,i2,i3,a,b) begin muxval = 0; if (a = 1) then muxval = muxval + 1; end if; if (b = 1) then muxval = muxval + 2; end if; case muxval is when 0 = q = i0; when 1 = q = i1; when 2 = q = i2; when 3 = q = i3; when others = null; end case; end process; END body_mux4; 根据进程中信号的赋值规则，前两个赋值语句中赋值目标muxval的值得不到更新，只有最后语句中muxval的值得到更新，但muxval的初值并未确定，所以最终muxval也是一个不确定信号。 【例6-7】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux4 IS PORT (i0, i1, i2, i3, a, b : IN STD_LOGIC; q : OUT STD_LOGIC); END mux4; ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval : integer range 7 do