《数字电子技术》课程设计-基于FPGA的数字电子时钟设计与实现.doc.doc

《数字电子技术》课程设计 设计题目：基于FPGA的数字电子时钟设计与实现 系 部： 电子与信息工程系 专业班级： 电子信息工程08秋（1）班 小组成员： 学 号： 指导教师 ： 完成日期： 2012年 1 月 目录 一、所用设备与器材 2 1.1仪器设备 2 二．系统方案 2 2.1 设计思想 2 2.1.1课题背景 2 2.1.2 Quartus II软件 4 2.2工作原理及系统框图 9 三．软件方案 10 3.1 程序流程图 10 3.1.1 24进制 10 3.1.2 10进制流程图 11 3.1.3 6进制 12 3.1.4 60进制 12 3.1.5 from0to9 13 3.1.6 分频模块 13 3.1.7 总流程图 14 3.2 程序清单 15 3.2.1头文件complete_clock程序 15 3.2.2 counter24程序 16 3.2.3 counter60程序 16 3.2.4 from0to9程序 17 3.2.5 counter6程序 18 3.2.6 counter10程序 18 3.2.7 分频程序 18 3.2.8 校时模块程序 19 四．调试及结果 19 4.1 模块仿真 19 4.1.1 counter10模块仿真 19 4.1.2 counter24模块仿真 20 4.1.3 counter60模块仿真 20 4.1.4 分频模块仿真 21 4.1.5 top_clock计时模块仿真 21 4.2 程序下载 21 4.3分析运行结果 22 4.3.1 设计总结 22 4.3.2 心得体会 23 4.3.3 致谢 24 一、所用设备与器材使用仪器设备、。．方案设计思想钟表的数字化给人们生产生活带来了极大的方便数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。Quartus II是可编程片上系统的综合性设计环境，它支持CPLD和FPGA器件的开发。FPGA (Field Programmable Gate Array）现场可编程门阵列，内部主要由许多可编程逻辑模块组成，靠纵横交错的分布式可编程互连线连接起来，可构成极其复杂的逻辑电路。本次课程设计所采用的FPGA芯片 Cyclone II系列的EP2C70F896C6。 2.1.2 Quartus II软件 Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。 Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三方EDA工具。New Project Wizard）创建新工程。 图2 新建工程图 b.工程目录为c:\altera\71sp1\quartus（路径中不能包含中文，不能建立在桌面上），工程名称以及顶层设计实体为counter10（以英文字母开头）。 图3 创建路径图 c.选择与开发板上芯片型号对应的器件。硬件选cycloneⅡ EP2C70F896C6。 图4 芯片选择图 d.进入第三方EDA工具选择窗口，在此可以选择使用第三方的EDA工具，如一些布局布线、综合、仿真软件。 e.确认无误后，单击Finsh完成工程创建。 f.工程创建成功后，在【Project Navigator】（资源管理窗口）显示当前工程的层次、文件和设计单元。 g.执行File—New—Design Files—verilog HDL File，建立原理图文件。 图5 原理图文件建立图 h.完成后点击File ----save as，保存到c:\altera\71sp1\quartus目录下。 i.使用文本编辑器输入源码，完成原