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科学方法训练报告 ——RS触发器 学 院：机械与电子工程学院 专 业：电子科学与技术 学 号姓 名：刘颖华 指导老师：蔡志民老师 2011年11月15日 一、实验目的 主要目的在于培养电子科学与技术专业的学生掌握集成电路设计的综合技能。通过对集成电路设计工具的使用和完成相关集成电路设计的完整的设计流程，从而达到培养学生专业综合技能训练的目的。 具体需达到的目的是： 进一步熟悉集成电路设计仿真工具的使用； 了解集成电路设计的流程； 重点掌握集成电路的版图设计； 学会集成电路的后仿真设计。 二、实验设备 硬件设备：SUN服务器1台、HP服务器1台、计算机终端30台。 软件设备：Cadence仿真软件、Spice仿真软件。 三、实验内容 由于上一学期的专业技能训练做的是RS触发器，完成了电路前仿。本次直接进行版图设计。 布局布线： 输入I,调出pmos和nmos的版图。属性中的“body tie type”选择detached，使衬底可以显现出来，方便之后的连线。用LSW（layer and selection window）中的poly1连gate与gate，matel1连输入、输出，用metal2连vcc和gnd。 Ctrl+p创建vcc！、gnd！、in和out引脚，注意各pin type栏要选好相应的层。 输入O 添加接触孔，用于不同层之间的连接。为增强电路的可靠性，所有的接触孔均用两个。可以通过更改通孔的属性，不采用直接调两个接触孔的方法。 最终的版图如下图所示。 图1 RS 触发器版图 DRC（design rule check）： 在layout editing界面下，点verify/DRC，在CIW窗口中查看错误情况，根据错误提示，修改版图，直到没有任何错误为止。如下图所示。 图2 DRC结果 ERC（layout parameter extraction）： 在layout editing界面下，点verify/ Extract，在CIW窗口中查看错误情况。如下图所示。 图3 ERC结果 四、实验总结 本次实验完成了版图的DRC、ERC，未能完成LVS及后仿，若想做后仿. 进行版图的设计时，有很多地方都不了解，都要通过自己对软件的学习才能顺利的进行实验。在画晶体管图式要注意电源和地的连接，不然会出现错误。在实现了晶体管图后从而进行了版图的设计。版图的设计相对于晶体管图来的复杂了一点，当我经过几次的版图实验后，发现其实都是那么简单。熟能生巧，理解才是硬道理。在画版图的时候还是出现了很多操作上的不规范和细节的处理不当，导致实验一开始并不顺利，不过在同学的指导纠错下还是顺利将版图完成并无错误。会画版图也是一种本领，也是拿得出手的技术，实验不仅锻炼了我们的动手能力也让我们对版图设计有了初步的认识。 同样画集成电路的版图看似容易实际上并不是一件简单的事，绘制的版图仅仅通过了DRC和LVS检查并不代表万事大吉，如何避免电磁干扰、如何尽可能的减小面积、如何提高电路的稳定性和可靠性，版图设计不知让芯片“能用”更是实际出“好用”的芯片的一个极其重要的环节。如何画好版图？我想既要有对集成电路设计理论的透彻理解，更要有大量实践经验的积累，所以说版图设计是学问，也是艺术。 总的来说，实验简单，过程是最难的。不管结果如何，在实验的过程中至少能学到很多东西，虽然这次实验我们顺利完成，但是要更深入的问题我们还是有很多不明白的，学无止境。