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第五章 时序逻辑电路 S13101B 在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的状态无关，这种电路称为 。因此，在电路结构上一般由 组合而成。 解： 组合逻辑电路，门电路 S13101I 右图所示的波形是一个 (同、异) 进制 (加、减)法计数器的波形。若由触发器组成该计数器，触发器的个数应为 ，它有 个无效状态，分别为 和 。 解： 同，六，加，3，2，110，111 S13101N 某计数器的状态转换图如图所示，试问该计数器是一个 进制 法计数器，它有 个有效状态， 个无效状态，该电路 自启动。若用触发器组成，至少要 个。 解： 七，减，七，1，能，3 S13102B 在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关的逻辑电路称为 ，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与系统原先的状态有关，则称其为 。 解： 组合逻辑电路，时序逻辑电路。 S13102I 在同步计数器中，各触发器的输入端应接 时钟脉冲。 解： 同一 S13201B 有四个触发器的二进制计数器，它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解： B S13201G 当Cr=0时，移位寄存器处于状态( )。 A. 保持 B. 左移 C. 右移 D. 清除 解： D S13201I 下图所示波形是一个 进制加法计数器的波形图。试问它有 个无效状态。 A. 二 B. 四 C. 六 D. 八 解： C、d S13202B 二进制加法计数器，从0 计到十进制数12时，需要 个触发器构成，它有 个无效状态。 A. 4 B. 3 C. 8 D. 16 解： A、B S13202G 一个五位的二进制加法计数器，由0000状态开始，按自然态序计数，问经过75个输入脉冲后，此计数器的状态为( )。 A. 01011 B. 11010 C. 11111 D. 10011 解： A S13203B 下列电路为时序电路的是( )。 A. 译码器 B. 编码器 C. 全加器 D. 计数器 解： D S13204B 下列电路中，不属于组合电路的是( )。 A. 数字比较器 B. 寄存器 C. 译码器 D. 全加器 解：B S13301B 四位移位寄存器经过4个脉冲后，四位数码恰好全部移入寄存器，因此可以得到四位串行输出。( ) 解： × S13301I 二进制加法计数器从0计数到十进制24时，需要5个触发器构成，有7个无效状态。( ) 解： √ S13301N 右图是用D触发器组成的寄存器电路。当在vi端随脉冲依次输入1011时，经过四个脉冲后，串行输出端的状态是1011。的初始状态是0000。( ) 解： × S13302B 有8个触发器的二进制计数器，它具有256个计数状态。( ) 解： √ S13302I N进制计数器可以实现分频。( ) 解： √ S13303B 译码器、计数器、全加器、寄存器都是组合逻辑电路。( ) 解： × S13103B 欲计0，l，2，3，4，5，6，7这几个数，采用同步二进制计数器，最少应使用 级触发器。 解： 3 S13104B 个逻辑电路，如果某一给定时刻t的输出不仅决定于该时刻t的输入，而且还决定于该时刻前电路所处的状态，则这样的电路称为 电路。 解： 时序 S13105B 一个逻辑电路，如果某一给定时刻t的稳态输出仅决定于该时刻的输入，而与t前的状态无关，则这样的电路称为 电路。 解： 组合 S13106