基于FPGA的计数器设计2013年 5 月 28 日.docVIP

EDA课程设计 项目名称 基于FPGA的计数器的设计 专业班级 通信102班 学生姓名 青瓜 指导教师 2013年月 日 摘要 1 位十进制计数器。关键词：Abstract This course is designed to complete a one decimal counter design. The counter is LSI structure in one of the most widely used. In the analog and digital IC designs, the flexibility to select the counter can achieve a lot with the use of complex functions, can significantly reduce the complexity of circuit design and workload. Discusses a presettable down counter design, using Ver ilog H DL language designed a synchronous presettable down counter, the counter can be implemented according to the control signals are counted Addition and subtraction counting from a given the preset starts counting, and gives detailed VerilogHDL source code. Finally, the design of the incentive code its simulation, experimental results show that the design meets the functional requirements, you can achieve the intended function. Key words: Decimal counter; VerilogHDL; Quartus Ⅱ; FPGA;目 录 摘 要 I Abstract II 第1章 绪论 1 1.1计数器的种类 1 1.2计数器的发展 1 第2章 设计环境 2 2.1 Quartus II 2 2.1.1 软件简介 2 2.1.2 功能 3 2.2 Verilog HDL硬件描述语言 4 2.2.1 语言简介 4 2.2.2 主要能力 4 2.2.3 语言用途 6 2.2.4 Verilog HDL的发展历史 6 2.2.5 主要应用 7 2.3 Electronic Design Automation 8 第3章 设计思路 10 3.1 输入模块 10 3.2 寄存器模块 11 3.3 输出模块 11 3.4 计数模块 11 第4章 程序设计 13 4.1 主程序 13 4.3 always语句 13 4.4 if-else语句 13 第5章 波形仿真 14 结论 15 参考文献 16 附录1 17 致谢 18 第1章 绪论1、如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2、如果按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。 另外还有很多种分类不一一列举，但是最常用的是第一种分类，因为这种分类可以使人一目了然，知道这个计数器到底是什么触发方式，以便于设计者进行电路的设计。狭义的计数器是指一些常用计时器，例如体育比赛中测试时间的计时器等，但本词条所要介绍的并不是这种计时器，要介绍的是应用更为广泛的时序逻辑电路中的计数器。计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指