FPGA在6300中的应用1.ppt

6300总体功能划分 产品主要分为硬件和软件两部分 硬件部分 产生时钟源，射频信号的发送与接收，提供数据传输的各种接口，提供所有软件程序的运行平台，提供测试结果显示和用户控制平台。 软件部分 FPGA软件部分 DSP软件部分 驱动软件部分 低层协议栈软件部分 高层协议栈软件部分 主控软件部分 FPGA软件部分 主要分为RU、PU两部分程序；RU部分主要完成与Aeroflex射频部分连接的基带板程序。完成LVDS接口数据的接收（发送）到mgt接口数据传输（接收）的转化，并将RF模块的主时钟传给后面的板子，并提供40ms的全局标志和外部的5ms Trigger。并同时完成上行、下行数据的滤波、速率转换。PU部分主要是模拟小区（每块级联的基带板相当于一个小区）。完成与物理层的交互，接收、发送数据给物理层；并调整各个板子间的同步。PU部分功能由两块BBU实现，模拟两个小区。 FPGA数据流程 FPGA数据流程如下（模拟2个小区）： 模拟2个小区的硬件平台搭建如下： 来自射频模块的数据、时钟、控制信号经过RU板的3030 module的处理，完成LPF滤波后，合成32位的数据流，经过MGT接口传给后面的2个PU板。 PU1接收到RU的数据、时钟后，一方面将此数据不经过任何处理直接传给PU2，同时将数据在本板完成抽取，送给物理层DSP module。 PU1从DSP接收数据，内插滤波后还要完成与PU2板送过来的下行数据合路相加，在经MGT传给RU板。 RU板对接收来自PU1和PU2的合路数据，送给3020 module在送给射频模块完成基带到射频的处理。 FPGA数据流程 RU部分功能划分 RU板程序部分分为5个模块： 分频模块模块 将射频传来的61.44M时钟分频产生30.72M的时钟； 3030接收模块 将RF的数据信号转化为32bits的数据总线，经过LPF滤波，通过mgt传输； 3020发送模块 将下行24multi速data 转化为RF的LVDS信号，并产生其他辅助信号； 状态机模块 产生程序的地址，控制逻辑信号，并提供外部5ms trigger； Mgt收发模块 将RU板的数据传给PU板处理，同时将PU板的数据传给RU板；同时将61.44M时钟传给PU板，作为给个PU板的主时钟；将40ms的trigger信号发送到PU板，作为状态机的全局复位信号。 PU部分功能模块划分 AURORA接口模块 PU部分的功能由两块基带板实现，模拟两个小区。分别从DSP接收数据，合路相加后发送到RU的基带板，并从RU接收由射频传回的数据。 PU程序中MGT设计主要完成数据的传输、处理等工作。PU接收前面板子传输过来的数据，在本板处理后传给DSP物理层，并将原始数据传给后面的板子；同时PU接收后面板子处理的DSP数据与本板的DSP数据完成合路相加的功能，在传给前面的板子处理。 PU部分功能模块划分 状态机模块 PU状态机主要是产生各种控制、逻辑信号。为DSP模块提供接收、发送RAM地址及地址OFFSET信号，并将接收到的RU数据的帧信号、BLOCK信号提供给DSP，完成与DSP的交互。同时生成MGT模块的一些信号。 sm_4x_offset：接收ram写地址 ram_down_offset_out(15 downto 2)：发送ram读地址 由于两板间的时延，为了使从DSP接收的数据相加时同步， ram_down_offset_out为四倍速状态机与板间时延相加的结果。 由于下行及上行链路时延， sm_4x_offset为四倍速状态机与链路时延的和。 板间时延与链路时延由物理层的自检实现，有DSP传到FPGA。 PU部分功能模块划分 DSP接口模块 完成FPGA与DSP间的控制和数据通信。 发送链路模块 完成数据的内插滤波，包括RRC内插滤波，CIC补偿滤波，CIC内插滤波 接收链路模块 完成数据的抽取滤波，包括CIC抽样滤波，CIC补偿滤波， RRC抽样滤波 变频模块 FPGA软件部分 PU基带板FPGA数据处理流程 实现方法 在数据链路中增加变频模块实现数据频谱的搬移，使信号可以在三个载波上传输。由于采用双buffer的结构，可以连续地收到5ms的TD帧。每个时隙有三种可能状态：上变频或下变频或无变频处理，在不同的测试例中的需求不同。在DSP模块中开辟两个2bit寄存器分别控制对TS1和TS4数据的处理：00为上变频，01为下变频，10无变频处理。由DSP写寄存器控制变频字选择。相应的，上行链路需要对接收到的变频后信号解调，将信号中心频