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高速电路设计指导 编 号：BRD-W-2001-xx-xxx 版 本：1 发行日期：2001年06月22日 编 写 者： 编写日期：2001年6月22日 质量会签： 会签日期： 2001年 月 日 审 核 者： 审核日期： 2001年 月 日 批 准 者： 批准日期： 2001年 月 日  修 改 记 录 页数 修改后版本 修改日期 修改说明 备注  发 行 范 围 单 位 说 明 □ 全中心 □ 中心主任 □ 策划部 □ 研发部 □ 综合管理部 □ 测试部 □ 项目组 □ 技术组 □ 项目管理组 □ 质量管理组 □ 其他  目 录 1 引言 1 1.1 编写目的 1 1.2 发行范围 1 1.3 使用范围 1 1.4 名词解释 1 2 高速电路的基本概念 1 2.1 信号的上升时间与带宽的关系 1 2.2 高速电路判定的基本原则 1 3 适合高速电路的板材 1 4 传输线基础 3 4.1 传输线的判定准则 3 4.2 常见传输线的参数计算公式 3 4.2.1 微带线 3 4.2.2 带状线 4 4.3 传输线最大允许线长的估算 4 5 LVDS信号线 4 5.1 点到点LVDS 4 5.1.1 LVDS的端接方式 5 5.1.2 LVDS差分线可采用的传输线类型 5 5.1.3 几种不同材料对应的LVDS差分线对特性阻抗 6 5.1.4 LVDS设计规则 6 5.2 BLVDS 7 5.2.1 National推荐的BLVDS结构 8 5.2.2 BLVDS的设计规则 8 6 电源系统 8 6.1 电源系统的一般设计规则 8 6.2 电源去耦 8 6.2.1 去耦电容的选择规则 8 6.2.2 去耦电容的一般设计规则 9 6.3 数字电源/地与模拟电源/地 9 6.3.1 数字电源与模拟电源 9 6.3.2 数字地与模拟地 10 7 端接 10 7.1 源端匹配——串联电阻 10 7.2 负载端匹配 10 7.2.1 简单并联终端 11 7.2.2 有源并行终端 11 7.2.3 戴维南并联终端（上拉/下拉并联终端） 11 7.2.4 串联RC并联终端 11 7.2.5 上拉电阻/串联RC并联终端 12 7.2.6 肖特基二极管终端 12 7.2.7 负载端接的PCB位置 12 8 器件布局分区规则 13 8.1 根据速度快慢分区 13 8.2 根据功能块分区 13 8.2.1 隔离部分之间的电源和地处理 13 8.3 模拟电源/地与数字电源/地分割遵循的原则 15 9 时钟电路部分设计规则 16 9.1 时钟及时钟辅助器件的电源/地平面处理 16 9.1.1 时钟器件的电源部分的处理 16 9.1.2 时钟器件的地 17 9.2 时钟发生器/缓冲器位置及布线归则 18 9.3 时钟分配网络结构 18 9.3.1 星形分配方式 18 9.3.2 树形分配方式 19 9.3.3 根据时钟线长度确定分配方式 19 9.4 时钟电路布线规则 20 10 一般高速电路走线规则 20 10.1 高速线转弯部分处理 20 10.2 保持线阻抗不变 21 10.3 走线尽可能短 21 11 信号线的滤波 21 11.1 EMI滤波器 21 11.2 磁珠噪声抑制 22 12 混合TTL/ECL的PCB布线规则 22 13 减少串扰的一般方法 23 14 电源/地平面安排规则 23 15 I/O连接的处理 23 16 降低地弹 23 17 控制EMI问题的一些规则 24 17.1 加接保护地（机壳地）结构 24 17.2 使用降低EMI的电容 24 17.3 高频信号加屏蔽 24 17.4 相邻层信号的走线方向应该正交 24 17.5 高速线上不能有残留的短线 25 17.6 高速线不能构成环路 25 17.7 分支（stub）长度规则 25 17.8 尽可能减小回路面积 26 17.9 带状线结构注意上下参考地屏蔽的位置 26 17.10 不同电源平面不要有重叠部分 26 附录1 表格索引 表3-1 几种高频制板材料及其使用范围 2 表4-1 不同信号线对应的单位长度延迟时间及特性阻抗值 2 表4-2 几种材料1ns时延允许的最大线长度 4 表5-1 不同材料，微带LVDS差分阻抗与尺寸的关系（S