sdrc_lite存储控制器后端spec读写时序图-复旦大学.pdfVIP

SDRC_lite Beta2.1 SPEC timing diagrams Fudan University 08300720451 梁晨 SDRC_lite 存储控制器后端SPEC ：读写时序图 复旦大学 晨 编写于2012/04/ 14 0.1 时序图文档目录： 1.1 时序图01：读时序，系统突发长度为4 ……………………………………………………………………………………………………………2 1.2 时序图02：读时序，系统突发长度为8 ……………………………………………………………………………………………………………3 1.3 时序图03：写时序，系统突发长度为4 ……………………………………………………………………………………………………………4 1.4 时序图04：写时序，系统突发长度为8 ……………………………………………………………………………………………………………5 0.2 版本历史: 版本 时间 说明 SDRC_lite timing beta2 2012/04/10 设计时参照了实验室的要求、Micron 器件手册、alpha2 版代码，以规划beta 版的设计。 SDRC_lite timing beta2.1 2012/04/14 修正 写时序错误一处，适当调整，标注 参数 以规划 版的设计。 SDRAM SDRAM , beta2.1 1 SDRC_lite Beta2.1 SPEC timing diagrams Fudan University 08300720451 梁晨 1.1 时序图01：读时序，系统突发长度为4 SDRAM 相关的参数如下：CL=3，BL=4，CtRP=3，CtRCD=3。 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 mcb_clk mcb_busy mcb_bb mcb_bl[1:0] 00 mcb_wr_n mcb_rdat D0 D1 D2 D3 mcb_rdat_vld mcb_wdat mcb_wdat_req c_st_now c_ st_ ready c_ st_ act c_ st_trcd c_ st_ rda c_ st_ rda_w c_ st_ ready c_cmd_cnt 0 1 2 3 0 1 2