四路数字抢答器.docVIP

2.1抢答器系统设计要求一般来说，设计一台智能抢答器，必须能够准确判断出第一位抢答者，并且通过数显、蜂鸣这些途径能让人们很容易得知谁是抢答成功者，并设置一定的回答限制时间，让抢答者在规定时间内答题，主持人根据答题结果评出最终赢家。所以我们在设计智能抢答器的模块需要满足鉴别、计时、数显、报警等功能，具体设计要求如下： （1）抢答器可容纳四组选手，并为每组选手设置一个按钮供抢答者使用；为主持人设置一个控制按钮，用来控制系统清零（组别显示数码管灭灯）和抢答开始。 （2）电路具有对第一抢答信号的锁存、鉴别和显示等功能。在主持人将系统复位并发出抢答指令后，蜂鸣器提示抢答开始，计时显示器显示初始时间并开始倒计时，若参赛选手按下抢答按钮，则该组别的信号立即被锁存，并在组别显示器上显示该组别，同时扬声器也给出音响提示，此时，电路具备自锁功能，使其他抢答按钮不起作用。 （3）如果无人抢答，计时器倒计时到零，蜂鸣器有抢答无效提示，主持人可以按复位键，开始新一轮的抢答。 （4）抢答器具有限时抢答的功能，且一次抢答的时间由主持人设定，本抢答时间设定为99秒。当主持人启动开始键后，要求计时器采用倒计时，同时倒计时到0秒时扬声器会发出声响提示。 （5）参赛选手在设定的时间内抢答，则抢答有效，定时器停止工作，根据抢答结果由数码管显示选手的组别，并一直保持到主持人将系统清零为止。 2.2 方案论证与选择 本项目也可以用EDA技术来实现其功能。在芯片选型方面可以考虑选择CPLD芯片作为微控制器。EDA自顶向下的设计方法比较先进；实验室有齐全的开发套件；组员们均系统学习过EDA基础课程，都有VHDL编程和实验经验，团队之间交流将会比较方便；芯片容量大，处理速度极快，管脚数目多达84个，IO口数目充足，适合本设计的规模。缺点在于设备相对昂贵，使用不当容易烧毁微处理器。 2.3系统总体设计思想 本设计为四路智能抢答器，所以这种抢答器要求有四路不同组别的抢答输入信号，并能识别最先抢答的信号，抢答器共有三个输出显示，选手代号、计数器的个位和十位，它们输出全部为BCD码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起。对回答问题所用的时间进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能。 依据系统的设计要求可知，系统的输入信号有：四组的抢答按钮A、B、C、D。系统清零信号QDJB，系统时钟信号CLK，计分复位端JFRST，计时预置数控制端LDN，计时使能端EN，计时预置数调整按钮TA、TB。系统的输入信号有：四个组抢答成功与否的指示控制信号输出口LEDA,LEDB，LEDC，LEDD，四组抢答时的计时控制显示信号若干，抢答成功组别显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；组别显示功能；蜂鸣器提示功能。根据以上的分析我们可以将本设计的整个系统分为四个模块：抢答鉴别模块QDJB；抢答计时模块JSQ；数码显示模块YMQ；报警模块BELL。对于需要显示的信息，需要增加或外接译码器，进行显示译码。抢答开始时主持人按下抢答复位键（QDRST），系统进入抢答状态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余三路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。主持人对抢答结果进行确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时。计时至0时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。当主持人给出倒计时停止信号时，扬声器停止鸣叫。整个系统的组成框图如下图： 根据对抢答器的功能要求，把要设计的系统划分为四个功能模块：抢答信号鉴别模块、计时模块、数码显示模块和扬声器控制电路，具体的说，显示模块又包含最先抢答的组别显示电路、计时值显示电路。 3.1抢答鉴别模块的设计与实现 3.1.1 设计原理 本模块主要是对参与抢答的四组谁先抢答做出判断，将抢答成功者的组别号进行显示，同时，与选手对应的LED灯会亮起，蜂鸣器发出2-3秒鸣叫，表明抢答成功。用A、B、C、D分别代表参赛的四组，A1、B1、C1、D1则代表与之对应的各组的抢答按钮显示端，系统清零信号CLR，组别显示端G[3..0]，则抢答鉴别模块的元件图如下图所示： 图3-1 鉴别模块元件框图 抢答开始后，当有小组按下抢答键，抢答信号判定电路QDJB通过缓冲输出信号的反馈将本参赛组抢先按下按键的信号锁存，并且以异步清零的方式将其他参赛组的锁存器清零，组别显示和计时会保存到主持人对系统进行清零操作时为止。A、B、C、D四组抢答从理论上