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实验目的
利用Verilog HDL语言自顶向下的设计方法设计时钟，并通过仿真，将程序通过下载到芯片后，用于实际的数字钟显示中，实现基本的计时显示和设置的功能。
功能
计时功能 包括时、分、秒的计时，分别类似于模12、模60、模60计数器。 输入变量：时钟clk，直接清零reset。输出变量：小时计时变量为q[15:8]，其中q[15:12]为小时的十位，q[11:8]为小时的个位；q[7:0]为分计时变量，其中q[7:4]为分的十位，q[3:0]为分的个位，上述计时变量均采用8421BCD码
实验程序
module clock3(clk,decodeout0,decodeout1,deco
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