16位vhdl乘法器--详解加仿真图.docxVIP

控制模块： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity cont_modu is port( Clk : in std_logic ; Start : in std_logic; //数据输入开始信号 en_sig : out std_logic; //控制运算信号，为‘1’运算数据 out_sig : out std_logic // 运算完成信号 ); end entity; architecture rlt_cont_modu of cont_modu is signal cnt :integer range 0 to 15 :=0;//定义从0到15 type state is(S_idle,S_work,S_1d,S_2d);//运算状态信号，状态机 signal st_ty : state :=S_idle; begin process(Clk) begin if rising_edge(Clk) then case st_ty is 选择语句；S_idle为空闲状态，当输入数据后Start信号为1就开始工作 when S_idle = if Start =1 then 如果为1就跳转到S_work状态，并且使能信号置1 st_ty = S_work; en_sig =1; else 不然继续在S_idle状态 st_ty = S_idle; en_sig =0; end if; out_sig =0; when S_work = if cnt =15 then 在S_work状态下，cnt信号一直加1，加满16个数就跳转到S_1d，然后使能信号en_sig 就为0。 st_ty = S_1d; cnt = 0; en_sig =0; else 如果没到16个数继续加1 st_ty = S_work; cnt = cnt +1; en_sig =1; end if; out_sig =0; when S_1d = st_ty = S_2d; 这是S_1d状态，主要是用来延迟一个时钟 en_sig =0; out_sig =0; when S_2d = st_ty = S_idle; S_2d状态，信号结束，out_sig为1 en_sig =0; out_sig =1; end case; end if; end process; end rlt_cont_modu; 控制RLT图 其状态图 数据流移位信号模块 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity data_path is port( Clk : in std_logic; Data_a : in std_logic_vector(15 downto 0); //乘法A数据输入 Start : in std_logic; //数据开始信号 en_sig : in std_logic;//使能信号 shift : out std_logic //输出信号，移位输出 ); end entity; architecture rlt_data_path of data_path is signal temp_data : std_logic_vector(15 downto 0);定义一个16bit的数 begin process(Clk) begin if rising_edge(Clk)then if Start =1 then 当开始信号为1，即数据进来时，就把乘数A的数据放入temp_data temp_data = Data_a; 把输入数据A放入t