时序逻辑电路和组合逻辑电路的EDA设计.pptVIP

时序逻辑电路设计 时钟信号 在时序电路中，是以时钟信号作为驱动信号的，也就是说时序电路是在时钟信号的边沿到来时，它的状态才会发生改变。 在用VHDL描述时序逻辑电路时，通常采用时钟进程的形式来描述，也就是说，时序逻辑电路中进程的敏感信号是时钟信号。 时钟作为敏感信号的描述方式有两种： (1) 时钟信号显示地出现在PROCESS语句后面的敏感信号表中。 (2) 时钟信号没有显示地出现在PROCESS语句后面的敏感信号表中，而是出现在WAIT语句的后面。 在时序逻辑电路中，时钟是采用边沿来触发的，时钟边沿分为上升沿和下降沿： JK触发器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JKff_v1 IS PORT(J,K: IN STD_LOGIC; clk: IN STD_LOGIC; set: IN STD_LOGIC; reset: IN STD_LOGIC; Q,QB: OUT STD_LOGIC); END JKff_v1; ARCHITECTURE behave OF JKff_v1 IS SIGNAL Q_temp,QB_temp: STD_LOGIC; BEGIN PROCESS (clk,set,reset) BEGIN IF (set =0 AND reset =1)THEN Q_temp = 1; QB_temp = 0; ELSIF (set =1 AND reset =0)THEN Q_temp = 0; QB_temp = 1; ELSIF (clkEVENT AND clk = 1)THEN IF(J=0 AND K=1)THEN Q_temp = 0; QB_temp = 1; ELSIF(J=1 AND K=0)THEN Q_temp = 1; QB_temp = 0; ELSIF(J=1 AND K=1)THEN Q_temp = NOT Q_temp ; QB_temp = NOT QB_temp; END IF; END IF; Q = Q_temp; QB = QB_temp; END PROCESS; END behave； JK触发器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity JK2 is port( clk: in std_logic; j,k: in std_logic; q,qn: out std_logic); end JK2; architecture struc of JK2 is signal q_temp:std_logic:=0; signal jk:std_logic_vector(1 downto 0); begin jk=jk; process(clk,j,k) begin if clkevent and clk=0 then case jk is when 00 =q_temp=q_temp; when 01 =q_temp=0; when 10 =q_temp=1; when 11 =q_temp=not q_temp; when others =q_temp=X; end case; end if; q=q_temp; qn=not q_temp; end process; end struc; T触发器 D锁存器设计 CLR是复位控制输入端，当CLR=0时，8位数据输出Q[7..0]ENA是使能控制输入端，当ENA=1时，锁存器处于工作状态，输出Q[7