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3.1.2 VHDL的历史 80 年代初由美国国防部在实施超高速 集成电路（VHSIC）项目时开发的。 1987年：有IEEE ( The Institute of Electrical and Electronics Engineers)协会推出IEEE 1076-1987标准，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准硬件描述语言。 1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本。 3）VHDL与电原理图描述的比较： VHDL具有较强的抽象描述能力，可进行系统 行为级别的描述。描述更简洁，效率更高。 VHDL描述与实现工艺无关。 电原理图描述必须给出完整的、具体的电路 结构图，不能进行描象描述。描述繁杂，效率低。 电原理图描述与实现工艺有关。 3.1.5 VHDL与其它硬件描述语言的比较 常用硬件描述语言有VHDL、Verilog和ABEL语言。VHDL起源于美国国防部的VHSIC，Verilog起源于集成电路的设计，ABEL则来源于可编程逻辑器件的设计。 (1) 逻辑描述层次：一般的硬件描述语言可以在三个层次上进行电路描述，其层次由高到低依次可分为行为级、RTL级和门电路级。VHDL语言是一种高级描述语言，适用于行为级和RTL级的描述，最适于描述电路的行为；Verilog语言和ABEL语言是一种较低级的描述语言，适用于RTL级和门电路级的描述，最适于描述门级电路。 (3) 综合过程：任何一种语言源程序，最终都要转换成门电路级才能被布线器或适配器所接受。因此，VHDL语言源程序的综合通常要经过行为级→RTL级→门电路级的转化，VHDL几乎不能直接控制门电路的生成。而Verilog语言和ABEL语言源程序的综合过程要稍简单，即经过RTL级→门电路级的转化，易于控制电路资源。 (4) 对综合器的要求：VHDL描述语言层次较高，不易控制底层电路，因而对综合器的性能要求较高，Verilog和ABEL对综合器的性能要求较低。 (5) 支持的EDA工具：支持VHDL和Verilog的EDA工具很多，但支持ABEL的综合器仅仅Dataio一家。 (6) 国际化程度：VHDL和Verilog已成为IEEE标准，而ABEL正朝国际化标准努力。 VHDL语言的一些基本特点： VHDL语言由保留关键字组成； 一般，VHDL语言对字母大小写不敏感； 例外：‘ ’、“ ”所括的字符、字符串； 每条VHDL语句由一个分号（；）结束； VHDL语言对空格不敏感，增加可读性； 在“--”之后的是VHDL的注释语句；在VHDL程序的任何一行中，双横线“--”后的文字都不参加编译和综合。 VHDL有以下描述风格： 行为描述； 数据流（寄存器传输RTL）描述； 结构化描述； 3.1.3 VHDL程序设计约定 为了便于程序的阅读和调试，本书对VHDL程序设计特作如下约定： (1) 语句结构描述中方括号“[ ]”内的内容为可选内容。 (2) 对于VHDL的编译器和综合器来说，程序文字的大小写是不加区分的。本书一般使用大写。 (3) 程序中的注释使用双横线“--”。在VHDL程序的任何一行中，双横线“--”后的文字都不参加编译和综合。 (4) 为了便于程序的阅读与调试，书写和输入程序时，使用层次缩进格式，同一层次的对齐，低层次的较高层次的缩进两个字符。 (5) 考虑到MAX+plusII要求源程序文件的名字与实体名必须一致，因此为了使同一个VHDL源程序文件能适应各个EDA开发软件上的使用要求，建议各个源程序文件的命名均与其实体名一致。 例：二输入或门电路 Entity or_gate is generic (delay :time:=1ns);--定义了1个time类 型的参数delay port(a :int bit; b :int bit; c :out bit); End or_gate; Architecture behave of or_gate is Begin c=a or b after delay;--afte