第四章（EDA）.pptVIP

第5章 Verilog HDL 5.1 引言 从语法结构上看，Verilog HDL语言与C语言有许多相似之处，并继承和借鉴了C语言的多种操作符和语法结构。下面列出的是Verilog HDL硬件描述语言的一些主要特点： 能形式化地表示电路的结构和行为。 借用高级语言的结构和语句，例如条件语句、赋值语句和循环语句等，在Verilog HDL中都可以使用，既简化了电路的措述，又方便了设计人员的学习和使用。 能够在多个层次上对所设计的系统加以描述．从开关级、门级、寄存器级(RTL)到功能级和系统级，都可以描述。设计的规模可以是任意的，语言不对设计的规模施加任何限制。 Verilog HDL具有混合建模能力，即在一个设计中各个模块可以在不同设计层次上建模和描述。 基本逻辑门，例如and、or和nand等都内置在语言中；开关级结构模型，例如pmos和nmos等也被内置在语言中，用户可以直接调用。 用户定义原语(UDP)创建的灵活性。用户定义的原语既可以是组合逻辑原语，也可以是时序逻辑原语。 Verilog HDL程序举例 Verilog HDL程序举例 结论 Verilog HDL程序是由模块构成的。每个模块的内容都是嵌在module和endmodule两个语句之间，每个模块实现特定的功能，模块是可以进行层次嵌套的。 每个模块首先要进行端口定义．并说明输入(input)和输出(o