上海交大ARM培训技巧教材ARM7TDMI总线接口.ppt

内部（I ）周期 nMREQ A[31:0] A MCLK SEQ I - Cycle 合并的 IS 周期 (1) 处理器执行内部操作。 下一条指令的取指地址出现在地址总线上，容许提前译码。 nMREQ和SEQ先于存储器访问周期一个周期的时间有效。 存储器系统可以设计成识别IS情况。 可以在内部周期期间启动对在内部周期期间的地址位置的访问。 例如，对于非连续的DRAM的访问，建立和声明 nRAS。 在连续 (S) 周期期间，访问可以结束。 例如， nCAS 完成访问。 D[31:0] 可以变为有效，直到连续（S）周期的结束（MCLK的下降沿），而不增加等待状态。 合并的 IS 周期 (2) MCLK nMREQ SEQ A[31:0] D[31:0] nRAS nCAS I - Cycle S - Cycle Address 存储器周期状态机 C 代码序列 BL label ；带连接跳转到“label”； 将PC-4存入R14； x ； ARM7TDMI是三级流水，该条指令执行时，PC指向“XX” XX ..... label LDR R2, [R0] ; 从存储在R0中的地址取数，加载到 R2 SUB R2, R2, R3; R2的内容减R3，结果存入R2 ORR R2, R2, R4; R2与R4逻辑或操作，结果存入 R2 MOV PC, R14; 返回到分支之后的指令 ..... 流水线及总线动作 Ab+ 4 F E D F D F F BL X XX LDR SUB ORR 1 2 3 4 B Ab Ab+ 8 X XX LDR S S N ECLK SEQ A[31:0] D[31:0] E Data D F 5 6 7 Ai+ 4 Ai+ 8 Ad SUB ORR Data S N WriteBack E E 8 9 D 10 Ai+ 12 Ai+ 16 MOV .... I IS S D S nMREQ F D MOV Ai F 流水线及总线动作 周期 1-3 分支指令及后续指令取自地址 Ab, Ab+4, Ab+8。BL 指令译码和执行在周期2和3中完成。 周期 4-6 LDR 从非连续地址 Ai 取得， SUB 和 ORR 从连续地址Ai+4, Ai+8 取得。LDR 指令在周期 5 和 6 译码执行。 周期 7-8 在周期 7 中，非连续地从存储器位置Ad 加载，在周期 8 中，将这个数据写入R2中，由此可见，在内部（I ）周期中，下一条指令的地址Ai+12 放在了 A[31:0] 上。 周期 9-10 周期 9 是一个合并的IS周期，在周期10的连续访问中，下一条指令MOV从地址Ai+12 取得。 存储器管理信号 nOPC – 输出 低有效，指示处理器正在从存储器取指。 nTRANS – 输出 低有效，指示处理器处于 ‘user mode’. nM[4:0] – 输出 当前操作模式，即 User, FIQ, IRQ, Supervisor, Abort, System or Undefined. ABORT – 输入 指示请求的访问不容许。 既用于指令预取，又用于Data abort。 存储器管理 MCLK A[31:0] nM[4:0] nOPC nTRANS ABORT Phase 1 Phase 2 ARM7TDMI 外部接口 存储器接口 中断 调试接口 协处理器接口 ARM7TDMI 接口信号 nIRQ nFIQ ISYNC Interrupts ARM7TDMI 中断 2 个中断源 : nIRQ and nFIQ – 输入 nFIQ 比nIRQ 优先级高。 FIQ 代码可以在进入中断后直接访问执行。 可以选择 (ISYNC – 输入) 同步或异步时序。 异步时序 (ISYNC = 0) 损失一个周期的同步。 同步时序 (ISYNC = 1) nIRQ 和 nFIQ 必须在MCLK的下降沿的时候已经建立且保持。 nFIQ 和 nIRQ 中断可以通过设置CPSR寄存器中的 F 和 I 位屏蔽。 异步时序 ISYNC = 0 Earliest Start of Interrupt Sequence Instruction from Interrupt vector Interrupt Vector Address MCLK nFIQ/nIRQ A[31:0] D[31:0] 同步时序 ISYNC = 1 Earliest Start of Interrupt Sequence vector MCLK nFIQ/nIRQ A[31:0] D[31:0] Interrupt Vector Address Instruction from Interrupt