复旦大学专用集成电路讲义3.ppt

复旦大学专用集成电路与系统实验室 第二章ASIC设计流程和方法 2.10深亚微米设计方法和设计技术 2.10.1深亚微米工艺给集成电路设计带来的新问题 元件模型变化 电路元件延迟减小，互连线延迟增大(50~70%,0.35um) 串扰和噪声 时钟线和电源线的影响 功耗和散热问题 铝线的电迁移造成连线断裂 热载流子对ASIC可靠性的影响 逻辑与物理的反复设计问题(0.8um--1次,0.5um--5次,0.35um--10次) 第二章ASIC设计流程和方法 2.10深亚微米设计方法和设计技术 2.10.2深亚微米设计方法和设计技术的改进 高层次设计规划(Floorplanning) 在行为级验证成功，进入寄存器传输级设计中生成RTL模块的物理抽象，进行预布局，结合物理特征，得到布局、时序及面积以及互连线信息，由此产生的综合优化的约束条件，便综合生成的门级时序得到较好的控制; 经门级功能及时序验证，并生成门级物理抽象，设计规划进 行更精确的布局探索和各模块驱动、延迟的分析计算，并精确地得到关键路径的延时和电路时序; 在物理级，将门级设计得到的驱动、延迟信息作一规划分析并作为时序驱动布局布线的约束条件。 第二章ASIC设计流程和方法 综合优化技术---进人深亚微米设计阶段，由于互连线延迟超过单元延迟，综合技术必须考虑由此引起的时序问题，改进电路时序特性有以下几点措施: 使用预布局得到的互连线模型替代原来的连线负载模型，原来模型是对指定工艺库单元的扇出和RC树的统计模型，它没有考虑深亚微米连线的种种影响，而互连模型是使用设计规则工具得到的互连特性模型。它能比较精确地反映互连延迟、分布特性及RC特性 使用设计规划工具得到的时序约束和互连线模型去驱动综合优化过程，由此得到满足时序要求的综合结果。在物理级，将门级设计得到的驱动、延迟信息作一规划分析并作为时序驱动布局布线的约束条件 第二章ASIC设计流程和方法 将综合技术与版图设计算法结合起来，产生基于布局的物理综合工具，它将时序约束、逻辑网表和布局拓扑关系一起进行分析、调整。例如，根据电路驱动与负载情况，调整缓冲器和驱动单元的大小私布局;根据时序要求，减少可能存在的长连线及并行走线，减少时钟线的影响，生成较优的时钟树布局。 总之，使布局布线能满足电路的时序要求。 采用行为级综合技术，这种高层次综合的任务是实现从系统级算法描述到底层结果级表示的转换，其核心技术是调度和分配。调度(scheduling)是将操作贼给所指定的控制步，在满足约束条件下使得给定的目标函数(例如控制步数、硬件资源、延迟和功耗)最小。分配是将操作和数据赋给相应的功能单元和寄存器，其目标是便所占用的硬件资源最少。 第二章ASIC设计流程和方法 模拟技术-- 模拟是设计的基础，从行为级、RTL级到门级，从逻辑功能摸拟、时序模拟到故障模拟，模拟过程就是验证的过程。对于深亚微米设计，设计的数据巨量增加，电路的时序复杂性等对模拟技术提出更高的要求。总的来说，近年来模拟技术有以下几方面的发展: 传统的线性延迟模型不再适用，需要建立考虑高速、低电压、低功耗以及负载和工艺影响的模型;精碗的模型可以保证电路功能和时序的设计正确，这是ASIC设计过程的核心 门级模拟过程变为先进行单位延迟的功能模拟，得到门级网表，然后使用设计规划工具估算由于互连线、负载、输入信号变化速率等影响产生的延迟信息，再将它们和网表及功能模型一起模拟，得到门级功能和时序结果 第二章ASIC设计流程和方法 采用基于时钟的节拍式 (Cycle-Based)模拟技术，它比传统使用的事件驱动技术耍快几个量级。这种技术通常适用于同步电路的功能验证，但不能作时序验证。Synopsys公司近年推出的CycloneRTL级迷你软件，是利用高层次节拍模拟技术开发的，适用于VLSI的RTL级设计及相应的测试程序进行仿真，由于不需要象常规的将RTL级描述转换为门级描述长时间的编译步骤，使模拟时间大大缩短。 深亚微米电路的时序分析成为设计的中心问题，静态时序分析是解决电路时序问题行之有效的方法 第二章ASIC设计流程和方法 布图技术--布图技术是集成电路芯片物理设计的关键技术，虽然早在八十年代;已经实现了布局布线自动化，但由于深亚微米设计中又出现了时序问题和设计数据量巨大的问题，显然采用以前的布图技术是无法解决: 时序驱动(Timing Driven)和性能驱动(PerformanceDriven)是近几年布图技术发展的方向。对于VLSI芯片设计来说，希望有一种快速的时序驱动,性能驱动的布局布线技术，这样可以在短时间内试探多种布图的可能性，而且可以将快速预布局、预布线得到的结果反馈给综合优化工具，对网表和时序进行优化，这种技术也是物理设计规划工具的基础 进