eda 实验四61.docVIP

实验四　EDA技术设计性实验-数字钟的设计 林美浪 10电信一 120101003161 一、实验目的 为了使学生有效加深对数字系统的分析和设计方法，熟练用EDA工具完成对数字系统的设计及仿真过程；安排本“设计性实验”。本实验由学生自行拟定实验电路、实验步骤并进行独立实验主，学会系统设计、调试、仿真及故障诊断、排除方法。 二、实验题目 数字钟的设计 1．任务要求： 设计一个数字钟。 具有时，分，秒计数显示功能，以24小时循环计时。 具有清零，调节小时、分钟功能。 具有整点报时功能，整LED灯花样显示。 2．设计说明提示 数字钟的原理框图如图S4-1所示。 图S4-1 系统时钟可由实验箱上的时钟源经分频得到。功能键可由实验箱上的按键开关实现。 三、实验设备及器材： 1．GW48EDA/SOPC+PK2实验系统。 四、程序设计源码 1、 秒计数器模块的 VHDL 语言： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY second IS PORT( clk,reset,setmin:STD_LOGIC; enmin:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY second; ARCHITECTURE fun OF second IS SIGNAL count:STD_LOGIC_VECTOR(6 DOWNTO 0); SIGNAL enmin_1,enmin_2:STD_LOGIC; --enmin_1 为 59 秒时的进位信号 BEGIN --enmin_2 由 clk 调制后的手动调分脉冲信号串 daout=count; enmin_2=(setmin and clk); --setmin 为手动调分控制信号，高电平有效enmin=(enmin_1 or enmin_2); --enmin 为向分进位信号PROCESS(clk,reset,setmin) BEGIN IF(reset=0)THEN count=0000000; --若 reset 为 0，则异步清零ELSIF(clk event and clk=1)then --否则，若 clk 上升沿到 IF(count(3 downto 0)=1001)then --若个位计时恰好到1001即 9 IF(count16#60#)then --又若 count 小于 16#60#,即60H IF(count=1011001)then --又若已到 59D enmin_1=1;count=0000000;--则置进位为 1 及count 复 0ELSE --未到 59D count=count+7; --则加 7，而+7=+1+6，即作加 6校正 END IF; ELSE --若 count 不小于 16#60#（即 count 等于或大于16#60#）count=0000000; --count 复 0 END IF; --END IF（count16#60#） ELSIF(count16#60#)then --若个位计数未到1001则转此句再判count=count+1; --若 count16#60#则 count加 1 enmin_1=0after 100 ns; --没有发生进位 ELSE --否则，若 count 不小于 16#60# count=0000000; --则 count 复 0 END IF; --END IF（count（3 DOWNTO 0）=1001） END IF; --END IF（reset=0） END PROCESS; END fun; 2、 分计数器模块的 VHDL 语言： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY minute IS PORT(clk,clk1,reset,sethour:IN STD_LOGIC; enhour:OUT STD_LOGIC; daout:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END ENTITY minute ; ARCHITECTURE fun OF minute IS SIGNAL count :STD_LOGIC_VECTOR (6 DOWNTO 0); SIGNAL enhour_1, enhour_2: STD_LOGIC; --enmin_1 为 59 分时的进位信号BEGIN --