电子设计自动化课程设计报告- 在实验箱上设计可调时钟.docVIP

学号 25 分数 电子设计自动化 课程设计报告 目录 引 言 3 VHDL概述 3 第一章 4 1.1 课题简述 4 1.1.1 实训设备 4 1.1.2 设计任务 4 1.1.3 设计要求 4 1.1.4 设计目的 4 2.1 实验程序 5 2.1.1 时种程序 5 2.1.2 分钟程序 6 2.2.3 秒钟程序 8 2.2.4 扫描程序 9 第二章 12 2.1原理图 12 2.2 实验连线图 13 2.3 实验结果 13 总结 14 参考文献 15 引 言 VHDL概述 第一章 1.1 课题简述 1.1.1 实训设备 计算机设备系统、EDA实验箱。 1.1.2 设计任务 在实验箱上设计可调时钟。 2.1.1 时种程序 ibrary ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity zyy24 is port(clk:in std_logic; r:in std_logic_vector(1 downto 0); D:in std_logic_vector(3 downto 0); g23:out std_logic_vector(3 downto 0); s23:out std_logic_vector(3 downto 0) ); end zyy24; architecture yang of zyy24 is signal one_temp1,one_temp2:std_logic_vector(3 downto 0); b 2.1.2 分钟程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity zyy60 is port(clk:in std_logic; r:in std_logic_vector(1 downto 0); D:in std_logic_vector(3 downto 0); co:out std_logic; clock:out std_logic; g60:out std_logic_vector(3 downto 0); s60:out std_logic_vector(3 downto 0) ); end zyy60; architecture yang of zyy60 is signal one_temp1,one_temp2:std_logic_vector(3 downto 0); begin process(clk) begin if(r=00) then one_temp1=0000; one_temp2=0000; elsif(r=01) then one_temp2=D; elsif (r=10) then one_temp1=D; elsif(clkevent and clk=1) then if (one_temp1=5 and one_temp2=9) then one_temp1=0000; one_temp2=0000; elsif (one_temp2=9) then one_temp2=0000; one_temp1=one_temp1+1; else one_temp2=one_temp2+1; end if; end if; end process; g60=one_temp2; s60=one_temp1; co=1 when (one_temp1=5 and one_temp2=9) else 0; clock=1 when (one_temp1=5 and one_temp2=9) else 0; end yang; 2.2.3 秒钟程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity m60 is port(clk:in std_logic; r:in std_logic; co:out std_logic; g60:out std_logic_vector(3 downto 0); s60:out st