第3章 节 运算电路 数字逻辑 课件.pptVIP

3.3.5 数值比较电路;比较原理;一位比较器;(Ai=Bi);四位比较器;四位比较器;图3-35 四位数值比较器引脚图;八位二进制数比较时，若高四位相等，就得看低四位比较结果。 用两片74LS85比较八位数时，高四位的输出就是八位数比较结果的输出。 低四位片输出接到高四位片的级联输入，从而高四位相等时，高四位的输出取决于级联输入—低四位的比较结果。;A3;例 试选用中规模集成电路实现下表所示电路。 ;A3;3.3.6 算数运算电路 ;二进制加法电路;半加和全加的概念;半加器（Half Adder） ;Ai;全加器（Full Adder）;被加数 加数 低位来的进位 Ai Bi Ci ;Ai;=1;加法器;并行加法器;串行进位并行加法器;超前进位并行加法器;A3;内部电路设计思想： 每位全加器输出本位和Si。已知全加器的进位信号的逻辑表达式为：Ci+1=AiBi+(Ai⊕Bi)Ci 令AiBi=Gi为绝对进位，PiCi为相对进位则Ci+1=Gi+PiCi 由此可导出四位进位信号的逻辑表达式： C1=A0B0+(A0⊕B0)C0 =G0+P0C0 C2=G1+P1C1=G1+P1(G0+P0C0)=G1+P1G0+P1P0C0 C3=G2+P2C2=G2+P2(G1+P1G0+P1P0C0) =G2+P2G1+P2P1G0+P2P1P0C0 C4=G3+P3C3=G3+P3(G2+P2G1+P2P1G0+P2P1P0C0) =G3+P3G2+P3P2G1+P3P2P1G0+P3P2P1P0C0;由这些表达式画出的超前进位电路实现了相对进位信号的快速传递。 各位和如下式： S0=A0⊕B0⊕C0 S1=A1⊕B1⊕C1 S2=A2⊕B2⊕C2 S3=A3⊕B3⊕C 和数信号与进位信号是同时产生的，不必逐级传送。 因而，提高了运算速度。;例 试用两片74283构成八位二进制数加法器。; BCD码加法器;图6-8为一位BCD码并行加法器逻辑图。;要实现多位BCD码相加，可以用若干个上述电路组成多位BCD码加法器。;S3S2;二进制减法电路 ;原码表示法;补码表示法;也可以用2n-A的方法求出-A的补码。 [－ A]补=2n － A 其中n为A的位数。 例如[－13]10=[－ 1101]2， 它的补码为： [－ 1101]补=24－1101=10000 － 1101=0011 如-10010的补码为 25-10010=100000-10010=01110，再加上符号位，则-10010的补码为101110。 与上面方法求得的补码相同。;减法电路;减法电路;将加减运算变换成补码加法运算非常方便。补码加法运算的步骤是： ;2.求反电路;3.原码输出二进制减法电路 ;3.原码输出二进制减法电路 ;;原码输出减法电路的设计原理是：;3.原码输出二进制减法电路 ;3.3.7 算术逻辑单元（ALU）;ALU的基本组成原理;ALU的基本组成原理;;;集成算术逻辑单元 ;B3;A3A2A1A0和B3B2B1B0是两个输入运算代码，F3F2F1F0是输出的运算结果，是进行算术加法运算时的进位输出，是来自低位的进位输入。当两个数完全相同时，FA=B=1。 G、P是进位产生函数输出端和进位传送函数输出端，提供扩展位数、片间连接用。 M是逻辑/算术运算控制端，S3S2S1S0为操作选择端。 将输入变量和输出变量按正逻辑规定列出74181的运算功能见表3-24。 ;;若输入、输出按负逻辑规定，则输入为 ;3.3.8 奇偶校验电路;一、奇偶校验的基本原理;一、奇偶校验的基本原理;一、奇偶校验的基本原理;一、奇偶校验的基本原理;三位二进制码的奇校验系统联接方式 ;二、中规模集成奇偶发生器/校验器;二、中规模集成奇偶发生器/校验器;二、中规模集成奇偶发生器/校验器;二、中规模集成奇偶发生器/校验器