原创力文档- 1、原创力文档（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。。
- 2、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击 这里二次下载。
- 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。
- 4、该文档为VIP文档，如果想要下载，成为VIP会员后，下载免费。
- 5、成为VIP后，下载本文档将扣除1次下载权益。下载后，不支持退款、换文档。如有疑问请联系我们。
- 6、成为VIP后，您将拥有八大权益，权益包括：VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
- 7、VIP文档为合作方或网友上传，每下载1次， 网站将根据用户上传文档的质量评分、类型等，对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
基于LCD显示的倒计时秒表设计
作品功能如下：
1、倒计时秒表具有置数功能，在相应按键作用下，可将倒计时的初始值设置在0—9999.999范围内，计到0时自动停止。
2、秒表计时范围0—9999.999秒，精度到ms。
3、LCD实时显示秒表计时值。
4、系统时钟采用实验板上提供的50MHz时钟信号源。
5、设计成同步电路模式。
模块一:分频(1ms)参见文件夹中的cout_1ms.v)
module cout_1ms(clk,rst,clock); input rst,clk; output clock; reg clock; integer i;
always @(posedge clk or negedge rst) begin if(~rst) clock=0; else begin ???? i=i+1; ???? if(i==12500) ???? begin ???? clock=~clock; ???? i=1; ???? end end end endmodule 模块二:置数按键控制(参见文件夹中的ce.v)
module ce(set,seth,dain,outcome1,outcome2,outcome3,outcome4,outcome5,outcome6,outcome7); input set,seth; input[4:1] dain; output[4:1] outcome1=9,outcome2=9,outcome3=9, outcome4=9,outcome5=9,outcome6=9,outcome7=9; reg[4:1] outcome1,outcome2,outcome3, outcome4,outcome5,outcome6,outcome7; integer i=1,j=1;
always@(posedge set) if(~seth) begin casez(i) 1:outcome1=dain; 2:outcome2=dain; 3:outcome3=dain; 4:outcome4=dain; 5:outcome5=dain; 6:outcome6=dain; 7:outcome7=dain; endcase i=i+1; if(i==7)i=1; end else i=1; endmodule
set的第一个脉冲对第七个9置数,通过拨码置数,可调范围0~9.
set的第二个脉冲对第六个9置数,通过拨码置数,可调范围0~9.
set的第三个脉冲对第五个9置数,通过拨码置数,可调范围0~9.
set的第四个脉冲对第四个9置数,通过拨码置数,可调范围0~9.
set的第五个脉冲对第三个9置数,通过拨码置数,可调范围0~9.
set的第六个脉冲对第二个9置数,通过拨码置数,可调范围0~9.
set的第七个脉冲对第一个9置数,通过拨码置数,可调范围0~9.
模块三:实现9999999~0的倒计数(参见文件夹中的counter_8gate.v)
module counter_8gate(clk,rst,seth,en,stop,data1,data2,data3,data4,data5,data6,data7,outcome1,outcome2,outcome3,outcome4,outcome5,outcome6,outcome7); input clk,rst,en,stop,seth; input[4:1] data1,data2,data3,data4,data5,data6,data7; output[4:1] outcome1=9,outcome2=9,outcome3=9,outcome4=9,outcome5=9,outcome6=9,outcome7=9; reg[4:1] outcome1,outcome2,outcome3,outcome4,outcome5,outcome6,outcome7; integer i=1,j=1;
reg[1:0] key_reg; wire key_en;
?
assign key_en=~key_reg[0] key_reg[1]; always @(posedge clk or negedge rst) if(~rst) ? key_reg=2b00; else ? key_reg={key_reg[0],en};
?
always@(posedge clk or negedge rst) begin if(~rst) ?? begin ?? outcome1=9;outcome2=9;outcome3=9;outcome4=9; ?? outcome5=9;outcome6=9;outcome7=9;i=1;j=2; ?? end
文档评论（0）