cpld第8讲.ppt

CPLD技术基础 ——基于QuartusⅡ的FPGA/CPLD设计 1、同步4位二进制计数器 功能描述: 具有异步清零和同步置数功能的4位二进制计数器。clk为时钟信号输入端，s为置数端，r为清零端，en为使能端，d为4位二进制预置数据端，q为4位二进制计数输出端，co为进位信号输出端。 1、同步4位二进制计数器 真值表： 1、同步4位二进制计数器 代码（1） ： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY test26 IS PORT (clk,r,s,en : IN std_logic; d : IN std_logic_vector(3 downto 0); co : out std_logic; q : buffer std_logic_vector(3 downto 0)); END test26; ARCHITECTURE one OF test26 IS BEGIN 1、同步4位二进制计数器 代码（2）： PROCESS(clk,r,s,en,d) BEGIN if r=1 then q=(others=0); elsif clkevent and clk=1 then if s=1 then q=d; elsif en=1 then q=q+1; else q=q; end if; end if; end process; co=1 when q=1111 and en=1 else 0; end one; 2、同步24进制计数器 功能描述： 具有异步清零的24进制计数器。clk为时钟信号输入端，clr为清零端，one为个位计数输出端，ten为十位计数输出端，co为进位信号输出端。 2、同步24进制计数器 代码一（1）： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY test27 IS PORT (clk,clr : IN std_logic; ten,one : out std_logic_vector(3 downto 0); co : out std_logic); END test27; ARCHITECTURE one OF test27 IS signal ten_temp,one_temp:std_logic_vector(3 downto 0); BEGIN PROCESS(clk,clr) 2、同步24进制计数器 代码一（2）： BEGIN if clr=1 then ten_temp=0000;one_temp=0000; elsif clkevent and clk=1 then if ten_temp=2 and one_temp=3 then ten_temp=0000;one_temp=0000; elsif one_temp=9 then one_temp=0000;ten_temp=ten_temp+1; else one_temp=one_temp+1; end if; end if; end process; ten=ten_temp;one=one_temp; co=1 when ten_temp=2 and one_temp=3 else 0; end one; 2、同步24进制计数器 代码二（1）： LIBRARY IEEE; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY test27 IS PORT (clk,clr : IN std_logic; y : out std_logic_vector(4 downto 0); co : out std_logic); END test27; ARCHITECTURE one OF test27 IS signal y_temp:std_logic_vector(4 downto 0); BEGIN PROCESS(clk,clr) 2、同步24进制计数器 代码二（2）： BEGIN if clr=1 then y_temp=00000; elsif clkevent and clk=1 then if y_temp=23 then y_temp=0000