学习情境五：数字钟设计 EDA技术知识项目化教程 [电子教案].pptVIP

《EDA技术》 Electronic Design Automation ` ②模块符号如图5.7所示。 图5.7 时模块符号 ③仿真： 秒模块仿真如图5.8所示。 图5.8 时模块仿真波形 (4)动态扫描显示模块 VHDL 程序(seltime.vhd) ①程序 library ieee; use ieee.std_logic_1164.all; use ieee. std_logic_unsigned.all; entity seltime is port( ckdsp : in std_logic; reset : in std_logic; second : in std_logic_vector(7 downto 0); minute : in std_logic_vector(7 downto 0); hour : in std_logic_vector(7 downto 0); daout : out std_logic_vector(3 downto 0); sel : out std_logic_vector(2 downto 0)); end seltime; architecture behav of seltime is signal sec : std_logic_vector(2 downto 0); begin process(reset,ckdsp) begin if(reset=0) then sec=000; elsif(ckdspevent and ckdsp=1) then if(sec=101) then sec=000; else sec=sec+1; end if; end if; end process; process(sec,second,minute,hour) begin case sec is when 000=daout=second(3 downto 0); when 001=daout=second(7 downto 4); when 010=daout=minute(3 downto 0); when 011=daout=minute(7 downto 4); when 100=daout=hour(3 downto 0); when 101=daout=hour(7 downto 4); when others=daout=XXXX; end case; end process; sel=sec; end behav; ②模块符号如图5.9所示。 图5.9 动态扫描显示模块符号 ③仿真： 秒模块仿真如图5.10所示。 图5.10 动态扫描显示模块仿真波形 (5)7 段译码显示模块的 VHDL 程序(deled.vhd) ①程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY DELED IS PORT( S: IN STD_LOGIC_VECTOR(3 DOWNTO 0); A,B,C,D,E,F,G,H: OUT STD_LOGIC); END DELED; ARCHITECTURE BEHAV OF DELED IS SIGNAL DATA:STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL DOUT:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN DATA=S; PROCESS(DATA) Electronic Design Automation 绵阳职业技术学院 信息工程系 学习情境五：数字钟设计 一．项目目的 掌握六十进制，二十四进制计数器的设计方法 掌握混合设计方法 掌握多位共阳数码管动态扫描显示驱动及编码 掌握 基于FPGA的层次化设计方法 学习 VHDL 基本单元电路的综合设计应用 1．功能要求 具有时、分、秒计数显示功能，以二十四小时循环计时； 具有复位，使能，调节小时，分钟的功能； 具有整点报时功能。 二．项目要求 设计