(Multisim电子电路仿真教程）第9章电子综合设计实例.ppt

第9章 电子综合设计实例 9.1 数字电子钟的设计　　1．设计要求　　用中规模集成电路设计并仿真调试数字电子钟，具体要求如下：　　(1) 设计一台能直接显示“时”、“分”、“秒”十进制数字的数字钟。　　(2) 具有校时功能，可分别对“时”、“分”、“秒”进行单独校时。　　(3) 计时过程具有整点自动报时功能，要求报时声响为四低一高，最后一响为整点。 　　2．设计原理及框图　　数字电子钟是采用数字电路实现“时”、“分”、“秒”数字显示的计时装置。数字电子钟的主要功能就是计时，因此需要有振荡器来产生时间标准信号，即1 Hz的秒脉冲信号，然后由计数器对秒脉冲信号进行计数，并将累计的结果以“时”、“分”、“秒”的数字显示出来。由于计数的起始时间不可能与标准时间(如北京时间)一致，故需要在电路上加一个校时电路。其整机电路设计框图如图9-1所示。 图9-1 数字电子钟框图 　　3．单元电路设计及仿真调试　　1) 振荡器设计　　振荡器是数字钟的关键，它的频率稳定性直接影响数字钟的精度。要产生稳定的时间标准信号，一般采用石英晶体振荡器。现在使用的指针式电子钟和数字显示的电子钟都使用石英晶体振荡电路。从数字钟精度考虑，晶体振荡器频率越高，计时的精度愈高，但这样会使分频器的级数增加。在确定频率时应考虑这两个方面的因素，然后再选择石英晶体的具体型号。 　　振荡器电路如图9-2所示，U1A和U1B反相器构成多谐振荡电路，石英晶体构成选频环节。由于当频率为f0时，石英晶体的电抗X = 0，而在其他频率下电抗都很大，因此只有频率为f0的信号能够顺利通过，满足振荡条件。在电源接通后，电路就会在频率f0作用下形成自激振荡。由于该电路的频率比较稳定，但波形不够理想，因此需要在电路输出端加一个反相器U1C，这样既能起整形作用，使输出脉冲更接近矩形波，又能起缓冲隔离作用。本设计选用的石英晶体频率为1 MHz，产生的脉冲信号频率为1 MHz。 图9-2 晶体振荡器 　　2) 分频器设计　　石英晶体振荡器产生的频率很高，要得到秒信号需采用分频电路。分频器的级数和每级的分频次数要根据晶体振荡器产生的信号频率来确定。如图9-2所示电路产生的输出信号频率为1 MHz，需经过6级十分频电路分频后才可得到秒信号。分频器电路如图9-3所示，电路中十分频电路采用的是十进制计数器74LS160，从计数器进位端输出的信号频率是时钟频率的十分之一，将前级的输出接到后级的输入，经过6级十分频后，就可以得到1 Hz的秒脉冲信号。 图9-3 分频器 　　3) 秒计数器设计　　有了秒脉冲信号就可以对秒信号进行累加计时。根据60秒进1分的原则，秒计数器设计成六十进制计数器。电路设计采用两片74LS160，一片接成十进制计数器，作为秒的个位；另一片接成六进制计数器，作为秒的十位，然后将个位片的进位输出端通过一个非门连接到十位片的CLK输入端，组成六十进制计数器，完成秒的计数功能，图9-4所示为秒计时电路。　　该计数器中U1采用直接清零复位法构成六进制计数器，U4是十进制计数器，将U4的进位输出通过一个非门连接到U1的时钟输入端实现计数器的级联，从而用两片74LS160实现六十进制计数。 图9-4 秒计数器 　　4) 分计数器的设计　　根据60分进1小时的原则，分计数器也应该设计成六十进制计数器，所以分计数器电路与秒计数电路完全相同。所不同的是，只有当秒电路计到60时，分电路才能计一次，所以要将计分电路的时钟输入端通过一个非门与计秒电路的十位74LS160的清零端相连，这样，当秒计数器完成一个60计数时，计分电路才接收到一个时钟信号。 　　5) 时计数器设计　　计时电路的设计采用两片74LS160，先采用级联的方法，即将低位片的进位输出端　　RCO通过一个非门连接到高位片的时钟CLK输入端，构成一百进制计数，然后将高位片的QB和低位片的QC连接到两输入与非门的输入端。与非门的输出同时连接到两片的清零端，实现当计数到24时，异步清零翻转为00，从而构建二十四进制计时电路。设计电路如图9-5所示。图9.5中CLK输入的脉冲信号是为了调试时计数器电路的需要，在数字钟的设计中，该时钟输入端通过一个非门与计分电路的十位74LS160的清零端相连，这样，当分计数器完成一个60计数时，计时电路才接收到一个时钟信号。 图9-5 时计数器 　　6) 校时电路　　在刚开机接通电源时，由于“时”、“分”为任意值，或当数字钟出现走时误差时，都需要对时间进行校准。校时电路的基本原理是将秒信号直接引进时计数器，让时计数器快速计数，在时达到需要的数字后，切断“秒”信号。校分电路也按此方法进行。　　实现校时的电路的方法很多，如图9-6所示电路即可作为时计数