基于32位超高速RISC体系处理器之SoC平台Linux2.6操作系统.docVIP

基于32位超高速RISC体系处理器之SoC平台Linux2.6操作系统 　　摘要:本文介绍如何在兼容ARM V4指令集的32位超高速RISC处理器(FA626)所构建的SoC平台上(即FIE8180),运用智原科技所提供的FA626-Linux开发包通过armboot装载Linux2.6操作系统。使开发人员可以在基于FIE8180 SoC的仿真平台-MediaCreative!上进行二次开发和验证设计。 　　关键字:FA626;SoC;FIE8180;AHB;FA626-Linux;Kernel;ARMBOOT 　　 　　1引言 　　 　　智原科技的FIE8180 SoC平台,是利用智原科技所开发并验证过的大量硅知识产权构建而成的高性能SoC平台,用于视频相关的应用开发,也可用于基于FA626 CPU的SoC设计的验证。 　　基于FA626-Linux软件开发套件,通过完成对平台上所有IP的驱动程序安装和对FA626的内部调试,开发人员可以将Linux 2.6.14软件环境在FIE8180平台上安装实现。 　　 　　2 FA626 介绍 　　 　　FA626是一颗有着广泛用途的32位嵌入式RISC处理器。它包括了CPU内核,独立的指令/数据缓存(cache),独立的指令/数据高速暂存区(scratchpad),一个写缓存(write buffer),一个内存管理单元(memory management unit)和JTAG在线仿真(ICE)接口。 　　CPU内核是8级流水线(pipeline)的哈佛(Harvard)结构型。为了提高整体性能,FA626 CPU也包含了一个分支运算缓存(Branch Target Buffer: BTB)以及返回栈(Return Stack)来减少分支运算的开销(penalties)。 　　 FA626 CPU内核的指令是兼容ARM V4的结构,并使用四个高速点对点(peer-to-peer) PVCI接口与外部内存和设备进行通讯。此外, CPU内核提供一个coherence接口来完成硬件内容的一致性。 　　 FA626 CPU有着广泛的应用领域,特别是针对那些需要高性能和低功耗的应用。FA626 CPU 内核是完全可综合的,它的单相时钟(single-phase clock)结构可以很容易地实现,而且易于开发系统级芯片(SoC)。FA626 CPU内核的方块图如图1所示。 　　 FA626 CPU内每个功能模块的说明如下: 　　 1) CPU 内核 　　FA626完全兼容ARM V4结构,包括V4指令集和一个寄存器指令集。CPU 内核是依照哈佛体系设计,8级流水线包括:取(fetch),指令(instruction), 解码(decode),访问寄存器(Register Access), 搬移(shift),执行(execution),数据访存(memory),写回(write)。总共30个通用寄存器和6个处理器状态寄存器。FA626提供7种处理器模式,包括:Supervisor, System, FIQ, IRQ, abort, undefined 和user模式。 　　 2) 分支预测单元(Branch Prediction Unit) 　　 分支预测单元可通过三种分支预测处理 (branch prediction)机能来提高处理器的性能。分别是分支运算缓存(Branch Target Buffer),返回栈(Return Stack)以及静态分支预测(Static Branch Prediction)。 　　凭借精确的分支预测处理,分支运算缓存可解决大部分控制指令间相关性的问题(dependency)和减少分支错误时的效能损失 (branch penalty)。FA626的分支预测中,分支运算缓存采用128储存单元(entry)直接映射(direct map)体系,使用2位计数器算法,并提供一个使所有分支运算缓存(BTB)单元都无效的操作选择。 　　返回栈是一个含两个储存单元(entry)的缓存,用来储存过程调用(procedure call)的返回地址。当过程调用发生时,返回地址被推入返回栈。当该返回指令被预测到,相关的返回地址再由返回栈取回,一个空的返回栈是无法预测的。 　　当一个分支目的地址不在分支运算缓存内时,将使用静态分支预测。对于非条件分支(B/BL),静态分支预测总是预测它将被执行。对于条件分支,向后分支(backward prediction)将会被执行,而向前分支则不会被执行。 　　 3) 指令缓存和数据缓存(ICache and DCache) 　　指令/数据缓存运用本地编程(program’s locality)的方