第5章 组合电路时序分析与自动化设计.pdf

第5章 组合电路时序分析与自动化设计 组合电路时序分析与自动化设计 5.1 传统数字电路设计技术存在的问题 1.低速。 6.体积大功耗大。 2.设计规模小。 7.功能有限。。 3.分析技术无法适应需要。 8.无法功能升级。 4. 效率低成本高。 9.知识产权不易保护。 5.可靠性低。 5.2 现代数字系统自动设计流程 5.2.1 设计输入 图5-1 应用于FPGA/CPLD的EDA开发流程 5.2.1 设计输入 原理图输入 1. 图形输入 状态图输入 波形图输入 将使用了某种硬件描述语言(HDL) 2. HDL文本输入 的电路设计文本，如VHDL或 Verilog的源程序，进行编辑输入。 5.2.2 硬件描述语言 硬件描述语言VHDL和VerilogHDL在现在EDA设计 中使用最多，也拥有几乎所有的主流EDA工具的支持。 VHDL在电子设计领域得到了广泛应用。 能将以VHDL语言描述数字系统的程序“翻译”成数字电 路结构图文件的软件工具称为VHDL综合器。 5.2.3 综合 C、ASM… 软件程序编译器 CPU指令/数据代码： 程序 COMPILER 010010 100010 1100 （A）软件语言设计目标流程 a （） J Q VHDL/VERILOG 硬件描述语言综合器 D Q 程序 COMPILER K SYNTHESIZER （B）硬件语言设计目标流程 b （） 为ASIC设计提供的电路网表文件 图5-2 计算机软/硬件描述语言编译/综合工具的不同之处 5.2.4 适配 5.2.5 时序仿真与 功能仿真 5.2.6 编程下载 5.2.7 硬件测试 图5-1 应用于FPGA/CPLD的EDA开发流程 5.3 QuartusII简介 图5-3 Quartus II设计流程 5.4 原理图输入设计实例 5.4.1 电路原理图编辑输入 （1）新建一个文件夹。 （2） 打开原理图编辑窗。 图5-4 选择编辑文件类型 5.4.1 电路原理图编辑输入 （2） 打开原理图编辑窗。 图5-5 打开原理图编辑窗 （3）编辑构建电路原理图。 图5-6 调入需要的宏功能元件（Symbol）74138 （3）编辑构建电路原理图。