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第二章 Verilog HDL语言与 VIVADO 赋值语句 1 连续赋值语句assign  assign语句  用于对wire型变量赋值，是描述组合逻辑最常用的方法之一。  例如assign c=ab;  //a、b可以是wire型变量或寄存器变量，c必须是wire型变量或其他 线网型变量。 2 过程赋值语局“=”和“=”  用于对reg型变量赋值  在过程块中使用过程赋值语句。 结构说明语句always always块包含一个或一个以上的语句(如:过程赋值语句、条件语句和循环语句等） ，在运行的全过程中，在时钟控制下被反复执行。 时钟有效边沿来了就执行。 在always块中被赋值的只能是寄存器reg型变量。 always块的写法是:always @ (敏感信号表达式) 例如： always @ （clk ）//只要clk发生变化就触发 always @ （posedge clk）//clk上升沿触发 always @ （negedge clk）//clk下降沿触发 always @ （negedge clk1 or posedge clk2）// clk1下降沿触发，clk2上升 沿也触发 always @ （*）该语句所在模块的任何输入信号变化了都触发。 结构说明语句initial initial语句用于对寄存器变量赋予初值 阻塞与非阻塞 阻塞的概念： 在一个块语句中，如果有多条阻塞赋值语句，在前面的赋值语句没有完成之前，后 面的语句就不能被执行，就像被阻塞了一样，因此称为阻塞赋值方式。 非阻塞的概念： 多条非阻塞赋值在过程块内同时完成赋值操作,多条语句相当于同时执行！  非阻塞（non-blocking)赋值方式：  赋值符号为=，如b = a ；  阻塞（blocking)赋值方式：  赋值符号为=，如b = a ；  非阻塞和阻塞是截然不同的！ 阻塞与非阻塞 阻塞的研究 阻塞与非阻塞 非阻塞的研究 阻塞与非阻塞 非阻塞及阻塞的比较 Verilog HDL语言与VIVADO 下一个知识点：条件语句 第二章 Verilog HDL语言与 VIVADO 条件语句if 条件语句用于always或Initial过程块内部， 主要包含if-else语句和case语句。  if-else语句 用于判定所给条件是否满足，根据判定的结果（真或假）决定执行给 出的两种操作之一。if-else语句有3种形式。 条件语句if  如果语句有多条组成，必须包含在begin和end之内。  3种形式的if语句后面都有表达式，一般为逻辑表达式为关系表达式。当表达式 的值为1，按真处理，若为0、x 、z，按假处理。  else语句不能单独使用，它是if语句的一部分。 条件语句if case语句  case语句是一种多分支选择语句，if只有两个分支可以选择，但是 case可以直接处理多分支语句，这样程序看起来更直观简洁。  case(表达式)  分支表达式： 语句；  分支表达式： 语句；  … …  默认项（default ） 语句；  endcase case语句 case语句 cas