半导体工艺 薄膜淀积与外延技术.pptVIP

页眉 * 页眉 * 页眉 * 页眉 * 页眉 * 页眉 * 页眉 * 低介电常数材料 当器件持续缩小至深亚微米的范围时，需使用多层金属连线(multilevel interconnection)结构来减小因寄生电阻与寄生电容引起的RC延迟时间(delay time)。 5.5 介质淀积 器件栅极的速度增益将因金属层间的金属连线RC时间常数增加而抵消。例如，当栅极长度为250nm或更小时，约有50％的延迟时间是由较长的金属连线所产生。因此ULSI电路中，金属连线的连接方式将成为影响IC芯片特性(器件工作速度、信号干扰及功率消耗等)的决定因素。 为降低ULSI电路的RC时间常数，必须采用低电阻率的金属材料和低电容值的介电材料。因为C＝εiA/d，降低C有：增加介质厚度、降低连线材料厚度与面积。介质厚度太厚时，缺口处填薄膜变得困难；降低连线厚度与面积会增加连线R；故采用低介电常数的材料。 介质必须具备一下特色：低介电常数、低残余应力、高平坦化能力、高填隙能力、低淀积温度、工艺简单、易整合。 5.5 介质淀积 分类 材料 介电常数 气相淀积聚合物 氟硅玻璃（FSG） 3.5-4.0 聚对二甲苯氮 2.6 聚对二甲苯氟 2.4-2.5 黑金刚石（掺碳氧化物） 2.7-3.0 氟化碳氢化合物 2.0-2.4 特氟隆－AF（聚四氟乙烯） 1.93 HSQ/MSQ 2.8-3.0 聚酰亚胺 2.7-2.9 旋转涂布聚合物 SiLK（芳香族碳氢聚合物） 2.7 PAE（聚芳香醚） 2.6 氟化无定形碳 2.1 干燥凝胶（多孔二氧化硅） 1.1-2.0 5.5 介质淀积 高介电参数材料：High K在ULSI器件电路中，尤其是DRAM有使用的必要性。DRAM的存储电容必须维持在40fF左右才能正常工作。为了达到某一给定电容值，一般会选择一个最小厚度，且保证漏电流不超过最大容许值，而击穿电压则不低于最小容许值。电容的面积可通过堆叠或沟槽的方式增加。然而对平面(planar)结构而言，面积A应水DRAM密度的提升而降低，因此必须提供薄膜的介电常数。 5.5 介质淀积 分类 材料 介电常数 两种成分材料 Ta2O5 25 TiO2 40 Y2O3 17 Si2N4 7 钛酸盐类掺杂碱土金属 SrTiO3(STO) 140 (Ba1-xSrx)TiO3(BST) 300-500 Ba(Ti1-xZrx)O3(BZT) 300 （Pb1-xLax) (Zr1-yTiy)O3(PLZT) 800-1000 Pb(Mg1/3Nb2/3)O3(PMN) 1000-2000 钛酸盐类掺杂稀土金属 Pb(Zr0.47Ti0.53)O3(PZT) 1000 5.5 介质淀积 多晶硅淀积 以多晶硅作为MOS器件的栅极是MOS技术的一项重大发展，其原因是多晶硅栅极的可靠性优于铝电极。右图显示多晶硅与铝作为电极时，电容的最长击穿时间与氧化膜厚度的关系图。很明显，多晶硅表现较好，尤其在栅极氧化膜较薄时。铝电极之所以击穿时间较短，是因铝原子在电场的作用下会迁移到氧化膜中所致。多晶硅还可作为杂质扩散源以形成浅结，并确保与单晶硅形成欧姆接触。另外，多晶硅亦可用来制作导体与高电阻值的电阻。 5.5 多晶硅淀积 用低压反应炉淀积多晶硅的温度范围在600-650℃ 。 一般最常用的低压淀积方法有两种：一种是压强约为25-130Pa，使用完全纯度的硅烷作为反应气体。另一种是利用氮气作为稀释硅烷的气体，浓度控制在20-30%。 两种方法每次可淀积数百片的晶片，且厚度均匀（误差5%内）。 5.5 多晶硅淀积 影响多晶硅结构的工艺参数包括：淀积温度、杂质掺杂以及淀积后的热处理工艺。淀积温度在600-650℃，所得多晶硅为圆柱形，晶粒大小在0.03-0.3μm，择优取向为(110)。在950 ℃掺杂磷，结晶性变好，晶粒大小在0.5-1.0μm。若温度在1050℃，晶粒达1-3μm。若淀积温度低于600℃，则淀积的薄膜为非晶，经掺杂与热处理后，可获得如图多晶硅一样的柱状晶粒。 多晶硅可由多种方式掺杂：扩散法、离子注入法或在淀积过程中加入额外的杂质（临场掺杂）。离子注入最常用，在于温度低。离子注入法最常使用，因为其工艺温度较低。 5.5 多晶硅淀积 影响多晶硅薄层电阻值的因素包括：注入的剂量、退火时温度及退火时间长短。当低剂量杂质注入于多晶硅时，晶粒边缘的载流子陷阱(trap)将会提高薄层电阻值。下图显示，当载流子陷阱恰好被杂质填满后，多晶硅薄层电阻值会大幅度下降，并接近于掺杂单晶硅的薄层电阻值。 右图为用离子注入法掺杂磷与锑离子于单晶硅及厚度为500nm的多晶硅中，所得薄层电阻(又称方块电阻)值与掺杂浓度间的关系。 5.5 多晶硅淀积 薄膜中涉及的研究课题 生长机制和技术 薄膜成分