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一种基于FPGA的任意锁相倍频算法 第47卷第6期 2007年12月 国玩技 TelecommunicationEngineering Vo1.47No.6 Dec.20o7 文章编号:1001—893X(2007)06—0148—04 一 种基于FPGA的任意锁相倍频算法 孙文胜,俞辉煌,刘玮 (杭州电子科技大学通信工程学院,杭州310018) 摘要:提出了一种基于FPGA的任意锁相倍频算法.通过对倍频系统总体结构的分析,提出了实 现该算法的原理及其具体的设计方法,同时提供了一个基于FPGA器件完成的设计实例.仿真和实 测结果表明了该算法的正确性及可实现性,并在实际的项目中验证了该算法的良好性能. 关键词:全数字锁相环;FPGA;倍频;分频 中图分类号:TN911.8;TN702文献标识码:A AnFPGA——basedDPLLArbitraryFrequency MultiplexingAlgorithm SUNWen—sheng,YUHui—huang,LIUWei (TelecommunicationEngineeringCollege,HangzhouDianziUniversity,Hangzhou310018,China) Abstract:Anall—?digitalphase—-lockedarbitrary~equeneymultiplicationalgorithmbasedonFPGAis presented.Throughanalysisofthestructureofthe~equeneymultiplexingsystem,therealizationprinciple anddesignmethodofthealgorithmaregiven.AcompleteFPGA—baseddesignexampleisprovided.Simu— lationandexperimentalresultsshowthealgorithmiscorrectandrealiable.Projectapplicationsprovethe goodperformanceofthisalgorithm. Keywords:all—digitalphase—lockedloop(ADPLL);FPGA;~equeneymultiplexing;~equeneydivision l引言 锁相环是由相位比较器(也称鉴相器),低通滤 波器和压控振荡器3个环路部件组成的一个反馈控 制系统,它的一个重要作用是频率合成.所谓频率合 成是指将任一给定的基准频率变换成一系列新的频 率信号,而这些新频率的稳定度和基准频率相当.分 频器目前有不少型号的芯片可以直接利用,但直接具 有倍频功能的芯片还比较少见,而且全数字锁相环 (l—DigitalPhase—LockedLoop,ADPLL)在应用的 时候还是有很多的缺陷,如锁相时间长,捕捉带窄等. 为了避免这些缺点,结合FPGA的自身优势,提出了 一 种任意锁相倍频算法,有效地改善了ADPLL的这 些指标,并在项目中得到了良好的应用. 2基于FPGA的任意锁相倍频算法 2.1FPGA简介 FPGA是在PAL,GAL,EPLD等可编程器件的 基础上进一步发展的产物,其内部有丰富的触发器 和I/O引脚,具有低功耗,高集成度,设计灵活,周期 短,开发费用低和可重复现场编程等特性,与 VHDL,Verilog等硬件描述语言结合可以方便地实 现系统级的设计. 2.2算法系统描述 倍频系统由4个模块组成:同步预处理模块,计 数器模块,任意数分频算法模块和选择输出模块,其 结构如图l所示. 收稿日期:2007—04—28;修回日期:2007—09—15 ? 148? 第47卷第6期 2007年l2月 国钇技 Tele(ommunicationEngineering Vo1.47NO.6 Dec.2007 输盍考水莓制r一. ——— 值 图1倍频系统总体结构 首先,对输人参考时钟(P—elk)进行预同步,对 输入信号进行同步复制,使得输入信号与系统时钟 (SYSCLK)达到同步.在理想状态下,使用系统时 钟频率F.为128MHz,并设标准输入参考时钟频率 .为44kHz,则系统时钟周期为 =12810=16_7|8l25nssYs一×6一一o厶Ju 标准输入参考时钟周期为 m l0925 ? 在设计过程中,不但关心P—elk与SYSCLK的 同步问题,更要关心的是帧信号(P_line)与SYSCLK 的同步问题.为便于说明,假设一帧信号中有1600 个输人参考时钟,则P—line与P—elk的关系如图2 所示. 一 『卜—————]厂 I f御伽附唧11_『『m P-cl——— P—lineI....