无线通信实验手册-第四篇 章VHDL语言介绍及实例4-5节.ppt

;4.4VHDL语言设计实例简析;4.4.1组合逻辑电路的设计;4.4.1.1 简单门电路;4.4.1.1 简单门电路;两输入与门电路;两输入与门电路;两输入或门电路;两输入或门电路;两输入与非门电路;两输入与非门电路;两输入或非门电路;两输入或非门电路;两输入异或门电路;两输入异或门电路;4.4.1.2 编码器;4.4.1.2 编码器;8线—3线普通编码器;8线—3线普通编码器;8线—3线优先编码器;8线---3线优先编码器的VHDL描述： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY encoder IS PORT(i: IN STD_LOGIC_VECTOR(7 DOWNTO 0); o: OUT STD_LOGIC_VECTOR(2 QOWNTO 0)); END encoder; ?ARCHITECTURE beh OF encoder IS BEGIN PROCESS (i) BEGIN IF i(7)=’0’ THEN o=”000”; ELSIF i(6)=’0’ THEN o=”001”; ELSIF i(5)=’0’ THEN o=”010”; ELSIF i(4)=’0’ THEN o=”011”; ELSIF i(3)=’0’ THEN o=”100”; ELSIF i(2)=’0’ THEN o=”101”; ELSIF i(1)=’0’ THEN o=”110”; ELSIF i(0)=’0’ THEN o=”111”; END IF; END PROCESS; END beh;;4.4.1.3 译码器;4.4.1.3 译码器;通用译码器;通用译码器;显示译码器;4.4.1.4 8位加法器的设计;4.4.1.4 8位加法器的设计;位加法器的VHDL源程序 1) 4位二进制并行加法器的源程序ADDER4B.VHD LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL； ENTITY ADDER4B IS --4位二进制并行加法器 PORT(CIN：IN STD_LOGIC； --低位进位 A： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位加数 B： IN STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位被加数 S： OUT STD_LOGIC_VECTOR(3 DOWNTO 0)； --4位和 CONT： OUT STD_LOGIC)； --进位输出 END ADDER4B； ARCHITECTURE ART OF ADDER4B IS SIGNAL SINT：STD_LOGIC_VECTOR(4 DOWNTO 0)； SIGNAL AA，BB： STD_LOGIC_VECTOR(4 DOWNTO 0)； BEGIN AA=0 A； --将4位加数矢量扩为5位，为进位提供空间 BB=0 B； --将4位被加数矢量扩为5位，为进位提供空间 SINT=AA+BB+CIN ； S=SINT(3 DOWNTO 0)； CONT=SINT(4)； END ART； ;2) 8位二进制加法器的源程序ADDER8B.VHD LIBRARY IEEE； USE IEEE_STD.LOGIC_1164.ALL； USE IEEE_STD.LOGIC_UNSIGNED.ALL： ENTITY ADDER8B IS --由4位二进制并行加法器级联而成的8位二进制加法器 PORT(CIN：IN ST