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TD_LTE系统中咬尾卷积码译码器的FPGA实现 2010年3月第3期 电子测试 ELECTRONIC TEST Mar.2010No.3 TD-LTE系统中咬尾卷积码译码器的FPGA实现 林 丹1，李小文2 （1 重庆邮电大学 计算机学院，重庆 400065；2 重庆邮电大学 通信学院 重庆 400065） 摘要：在LTE中，为了获得正确无误的数据传输，要采用差错控制编码技术。LTE中是采用 Viterbi 和 Turbo 加速器来实现前向纠错。咬尾卷积码保证格形起始和终止于某个相同的状态，它具有不要求传输任何额外比特的优点。本文提出一种在FPGA中实现的咬尾卷积码的 Viterbi 译码算法，并在 Xilinx 的 XC3S500E 芯片上实现了该算法，最后对该算法性能进行了分析。 关键字：LTE系统；咬尾卷积码；Viterbi译码； FPGA实现中图分类号：TN492 文献标识：A FPGA implementation of a tail-biting convolution decoder application on TD-LTE system Lin Dan1，Li Xiaowen 2 （1 College of Computer Science and Technology, ChongQing University of Posts and Telecommunications,ChongQing, 400065, P.R.China；2 College of Communication,ChongQing University of Posts and Telecommunications,ChongQing,400065） Abstract:In LTE system, the error control coding techniques was used for attaining accurate data transmitting. Viterbi and Turbo accelerators applied on LTE to achieve the FEC. Tail-biting convolution code trellis to ensure a start and terminate in the same state, it has does not require any additional bits transmitted advantages. This paper presented an FPGA implementation of Viterbi algorithm based on tail-biting convolution codes. This decoder was implemented in Xilinx?s XC3S500E chip. Finally, the algorithm performance was analyzed.Keywords:LTE system; Tail biting convolution code; Viterbi decoder; FPGA 0 引言 LTE 采用下行正交频分多址（OFDM），上行单载波频分多址(SC-FDMA)的方式[1]。OFDM是LTE 系统的主要特点，它的基本思想是把高速数据流分散到多个正交的子载波上传输，从而使子载 波上的符号速率大大降低，符号持续时间大大加长，因而对时延扩展有较强的抵抗力，减小了符号间干扰的影响[2]。在LTE 系统中，为了获得正确无误的数据传输，要采用差错控制编码技术。 很多数据通信标准采用卷积码作为前向纠错的方法[3]。采用这种编码方式的数据通常都使用 码器移位寄存器，也就是编码器的起始状态和终止状态由包指定。这也隐含了在传输第一个符号前整个数据包对于编码器来说必须是可用的。 另一种方法是先用开始的Z 个数据比特初始化编码器，在这个时间内不传输任何输出符号，然后余下的（N-Z）个数据比特进行编码并传送，开始的Z 个比特紧跟在最后进行编码。这种方式同样使编码器的初始状态和终止状态相同。这种方法的优点是在编码开始前不需要获得整个数据包，但是接收器接收到的编码后的序列不是正序。 咬尾技术具有以下优点： ●不影响编码率，总的传输比特为N/R；●不影响卷积码的错误校验属性。 Viterbi 译码器进行译码，Viterbi译码器受格形状态概率和分支度量的约束。传输的数据通常由一串0比特结尾，以强制编码器回到0状态，这样译码器能从已知的状态开始译码，但是信道必须传输额外的符号[4]。 另一种方法是保证格形起始和终止于某个相同的状态，称之为咬尾技术，它具有不要求传输任何额外比